KR20010032341A - 단일 전자 디바이스 - Google Patents

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KR20010032341A
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surface layer
tunneling
charge
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KR1020007005562A
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라르스 이바르 자무엘슨
크누트 빌프리트 데퍼트
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말콤 카터, 리차드 케이쓰 퍼시
비티지 인터내셔널 리미티드
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Publication date
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Abstract

제 2 도전성 재료의 표면층을 가진 제 1 도전성 재료로 형성된 입자(P)를 제 1 및 제 2 전극들(E1, E2) 사이에 배치함에 의해 단일 전자 터널링 디바이스가 제조되는데, 상기 층의 두께는 양자 역학적 터널링을 지원할 수 있을 정도로 충분히 작다.

Description

단일 전자 디바이스 {SINGLE ELECTRON DEVICES}
단일 전자 디바이스 분야는 약 1 나노미터의 두께를 가진 얇은 절연 물질 층에 의해 분리된 도전성 물질의 두 전극으로 구성된 터널 접합에 대한 연구로부터 나온 것이다. 양자 역학의 법칙에 따르면, 전자가 그러한 절연 층을 터널링할 확률은 작다. 접합 양단에 전압이 인가되면, 전자는 우선적으로 하나의 특정한 방향으로 절연체를 터널링할 것이다. 따라서, 전자는 접합을 관통하여 전류를 운반한다. 전류의 크기는 절연층의 두께와 도전 전극의 물질적 특성에 모두 의존한다.
1985년 초에 Averin과 Likharev는 초전도 전극으로 매우 작은 터널 접합의 작용을 예측하려고 시도하였으나 그 방정식들은 쉽게 풀리기에는 너무 복잡한 것들이었다. 그러나, 보통의 도체 전극으로된 작은 터널 접합의 경우, 일정한 전류가 접합을 통해 흐른다면, 시간적으로 주기적으로 진동하는 전압이 유도된다. 이들 주기적 진동은 전류를 전자의 전하량으로 나눈 것과 동일한 주파수를 가진다. 이 주파수는 시스템의 다른 어떤 파라미터와도 독립된 것이다. 다른 시각에서 볼 때, 각 진동은 단일 전자가 절연층을 터널링함에 다른 디바이스의 응답을 나타내는 것이다. 이 현상은 단일 전자 터널링(SET) 진동이라 불린다.
이 효과를 이해하기 위해서는 어떻게 전하가 알루미늄 와이어와 같은 보통의 도체를 통과하는지를 이해해야 한다. 몇몇 전자가 원자 핵의 격자를 통과해 자유로이 이동할 수 있기 때문에, 전류가 도체를 통해 흐를 수 있다. 전자의 이동에도 불구하고 임의의 주어진 부피를 가진 도체는 사실상 순전하(net charge)를 갖지 않는데 이는 이동 전하의 음전하가 각각의 작은 도체 영역의 원자 핵의 양전하에 의해 균형을 이루기 때문이다. 따라서, 중요한 양은 임의의 주어진 부피 내에서의 전하가 아니라 얼마만큼의 전하가 와이어를 통해 운반되는가이다. 이 양을 ″이동(transferred)″ 전하라 한다. 이 전하는 실제의 경우 어떠한 값이라도 가질 수 있으며, 단일 전자의 전하량의 일부일 수도 있다. 그 이유는 전하량이 원자 격자에 대한 모든 전자들의 이동의 합에 비례하기 때문이다. 도체 내의 전자들은 원하는 만큼 이동될 수 있기 때문에, 이 합은 연속적으로 변할 수 있으며 따라서 이동 전하도 연속적으로 변할 수 있다.
보통의 도체가 터널 접합을 만나게 되며, 전자는 이 시스템을 연속 프로세스와 이산 프로세스에 의해 통과하게 된다. 이동 전하가 도체를 통해 연속적으로 흐르기 때문에, 전하는 접합의 절연층에 대해 전극의 표면에 축적된다(이웃 전극은 동량의 반대 표면 전하를 가지게 된다). 이 표면 전하 Q 는 전자들이 표면 근처에서 그 평형 위치로부터 약간 연속적으로 이동된 것으로 표현될 수 있다. 한편, 양자 역학에 의하면 터널링은 이산적으로만 Q를 변화시킬 수 있을 뿐이다. 전자가 절연층을 지나 터널링을 하게 되면 표면 전하 Q는 터널링의 방향에 따라 정확히 +e 또는 -e 만큼 변하게 된다. 도체에서의 연속 전하 흐름과 터널 접합을 통한 이산 전하 이동 사이의 상호작용은 몇가지 흥미로운 효과를 가져온다. 이들 현상은 터널 접합이 매우 작고 주위 온도가 매우 낮을 때 관찰될 수 있다. (저온은 전자의 운동을 방해하는 열진동을 감소시킨다) 이 경우, 접합에서의 전하 Q가 +e/2보다 크다면, 전자가 특정 방향으로 접합을 통과할 수 있게 되어 Q가 e 만큼 감소된다. 전자가 이렇게 되는 것은 이 프로세스가 시스템의 정전 에너지를 감소시키기 때문이다. (에너지는 전하의 제곱에 비례에서 증가되며, 전하의 극성과는 무관하다) 마찬가지로, Q가 -e/2보다 작다면, 전자는 반대 방향으로 접합을 통과할 수 있게 되고, Q가 e 만큼 증가되어 다시 에너지를 감소시킨다. 그러나 Q가 +e/2보다 작고 -e/2보다 크다면, 어떠한 방향으로의 터널링도 시스템의 에너지를 증가시키게 된다. 따라서, 초기 전하가 이 범위 내에 있으면 터널링이 일어나지 않는다. 이러한 터널링의 억제를 쿨롬 봉쇄(Coulomb blockade)라 한다.
표면 전하 Q가 초기에 0이면, 시스템은 쿨롬 봉쇄 한계 내에 있게되고, 터널링이 억제된다. 따라서, 소스(source)로부터 와이어를 통해 흐르는 전류는 전하 Q를 연속적으로 변화시키기 시작한다. 편의상 주어진 전하비(charge rate)가 음이 아니라 양이라고 하자. 전하가 +e/2에 이르러 이를 양간 초과하면, 터널링이 가능해 진다. 그러면, 하나의 전자가 접합을 건너게 되고, 그 전하를 -e/2보다 약간 더 크게 만든다. 따라서, 시스템은 다시 쿨롬 봉쇄 범위 내에 있게 되고 터널링은 더 이상 가능하지 않게 된다. 전류는 일정한 비율로 접합에 양전하를 계속하여 더하게 되고, Q는 +e/2를 다시 초과할 때까지 증가하게 된다. 이 프로세스의 반복이 단일 전자 터널링(SET) 진동을 만든다. 전압은 전류를 전하의 기본 단위 e로 나눈 값과 동일한 주파수로 주기적으로 변한다.
SET 진동을 생성하기 위해서는 터널 접합이 매우 작은 영역을 가져야 하며 열 에너지가 터널링에 영향을 주지 않을 만큼 충분히 냉각되어야 한다. 통상적으로 접합의 길이와 폭이 100 나노미터일 때 디바이스는 절대 영도보다 약 수십도 더 높은 정도의 온도로 냉각되어야 한다.
유럽 특허 출원 EP 0 750 353은 본 발명의 단일 전자 터널 디바이스를 개시하고 있는데, 이는 다중(multiple) 터널 접합을 포함하는 다중 터널 접합층; 상기 다중 터널 접합층에 전압을 인가하기 위한 제 1 및 제 2 전극들을 포함하며, 상기 다중 터널 접합층은 전기적 절연 박막과 상기 절연 박막에 분산되어 있는 금속 입자(particles) 및/또는 반도체 입자들을 포함한다.
절연 박막은 산화물로 제조될 수 있으며, 상기 입자들은 금(Au), 은(Ag), 구리(Cu), 백금(P), 및 팔라듐(Pd) 입자로 구성되는 그룹으로부터 선택될 수 있는 적어도 한 종류의 금속일 수 있다. 그 직경은 50 나노미터 이하일 수 있다.
단일 전자 터널링을 위한 적절한 구조의 제작은 매우 어려운 것으로 알려져 있다. 특히, 터널링에 적합한 크기와 성질을 가진 막을 형성하는 것이 어려운 것으로 알려져 있다. 그러나, 우리는 이들 디바이스 배열의 제조에 적합한 방법을 고안해 내었다.
본 발명은 전자 디바이스에 관한 것으로서, 특히 소위 단일 전자 디바이스 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 일 실시예에 따른 방법을 도시한 흐름도이다.
도 2는 단일 전자 디바이스의 제조에 사용되기에 적합한 나노크리스탈을 생성하는 디바이스의 개략도이다.
도 3은 여러 가지 나노 입자들의 구조를 도시하고 있다.
도 4는 에어로택시(aerotaxy) 프로세스에 의해 생성된 나노크리스탈의 현미경 도이다.
도 5는 종래의 터널 접합의 개략적 블록도이다.
도 6은 나노입자와 도전성 기판 사이의 장벽을 도시한 개략도이다.
도 7은 원자력 현미경에 의해 나노입자의 운동 원리를 도시하고 있다.
도 8a 및 8b는 본 발명에 따른 디바이스 구조의 원리를 개략적으로 도시하고 있다.
본 발명의 일 양상에 따르면, 제 2 전도성 재료의 표면층을 가진 제 1 전도성 재료 입자를 포함하는 단일 전자 터널링 디바이스가 제공되며, 상기 층의 두께는 상기 입자들 근처에 위치한 제 1 및 제 2 전극과 함께 양자 역학적 터널링을 지원할 만큼 충분히 작아서, 그 사이의 전류 흐름을 용이하게 한다.
상기 제 1 및 제 2 전극은 초전도체일 수 있다.
본 발명의 제 1 실시예에서, 그와 같은 다수의 입자들은 상기 제 1 전극과 제 2 전극의 사이에 위치한다.
단일 전자 디바이스를 제조하는 방법으로서, 다수의 입자들을 형성하는 단계; 상기 입자들의 표면 상에서의 양작 역학적 터널링을 지원할 만큼 충분히 작은 두께의 층을 형성하는 단계; 및 한쌍의 전극사이에 적어도 하나의 상기 입자들을 배치시켜 단일 전자 디바이스를 형성하는 단계를 포함하는 방법도 제공된다.
첨부도면을 참조하여 예를 들어 본 발명을 설명하기로 한다.
도 1에서, 단일 전자 디바이스 제조에 적합한 단층 및 다층의 금속 및 반도체 나노크리스탈 또는 나노입자들의 피제어 형성(controlled formation) 프로세스가 도시되어 있다. Ⅲ족 원소의 초미립자들이 에어로졸로 형성된다. 이들은 필터링되어 소정 크기를 가진 것들이 선택된다. Ⅴ족 선구체(precursor)가 추가되고 혼합물이 처리되어 Ⅲ-Ⅴ족 반도체의 나노크리스탈을 형성한다.
도 2는 본 발명의 특성 실시예에 따른 에어로졸 생성 유니트를 도시하고 있다. 이는 승화에 의해 금속 입자들을 발생시키는 노(furnace) F1을 포함한다. 이들 입자들은 운반 가스 스트림 내에서 충전기(charger)를 통해 입자 크기 필터 DMA1으로 이동되고, 이어서 제 2 노 F2로 이동되어 가스 스트림이 Ⅴ족 원스의 수소화물과 혼합되고 가열되어 Ⅲ-Ⅴ반도체의 나노 입자를 형성한다. 나노크리스탈은 소정 크기를 선택하기 위해 필터링되고 증착 챔버 DC 내에서 바람직하게는 반도체 웨이퍼인 기판 상에 증착된다. 전위계 EI와 펌프 Pu는 흐름선(flow line)에 연결될 수 있어서 압력을 생성하고 측정한다.
일 실시예에서, 반도체 코어 나노크리스탈이 예를 들어 더 큰 기본 밴드 갭(fundamental band gap)과 같은 다른 성질을 가진 재료의 표면층으로 코팅되어 나노크리스탈이 제조되는데, 그 크기와 구성은 엄격히 제어된다. 이 방법은 에어로졸 상(aerosol phase)에서 폭이 좁게 퍼진 금속 나노입자들(또는 작은 입자들)을 형성했다는 점에서 특이한 것이다. 주기율표의 제 3족 원소의 입자들은 이후에 주기율표의 제 5족에서 선택된 원자 또는 분자들을 포함하는 증기와 반응하게 되어, 균일한 크기의 Ⅲ-Ⅴ반도체 나노크리스탈을 생성한다. 이 제어는 본래의 금속 입자들이 대응하는 Ⅲ-Ⅴ족 나노크리스탈로 완전히 포화되게 전환될 것을 요한다.
직경 약 10㎚의 비화 갈륨 나노크리스탈이 생성되어 여러 기판들 상에 증착된다. 이 제조 공정에서 매우 좁은 크기 분포를 가진 나노크리스탈이 생성된다. 이는 갈륨 초미립자의 형성과 상승된 온도에서의 비소와의 자기 제한 반응(self-limiting reaction)을 이용한다. 비화 갈륨을 생성하는 갈륨의 반응 역학은 온도와 비소 흐름에 의존한다. 반응이 시작되는 온도는 200°만큼 낮은 것으로 관찰되었다. 이것이 간단하고 신뢰성있고 효과적인 방법으로 소정 크기의 화합물 반도체의 나노크리스탈 생성을 허용한다.
본 발명의 다른 실시예의 중요한 특성은 이들 원래의 나노크리스탈 상에 다른 반도전성 재료 또는 절연 재료의 표면층을 제어가능하게 형성하는 새로운 기술이다. 이는 단일 전자 디바이스 작용을 위한 적절한 전자적 구조를 가진 제 2 화합물의 표면층과 균질 코어(homogeneous core)를 가질 수 있다.
크기 선택 후에, 반도체 또는 금속 나노크리스탈이 여전히 에어로졸 상으로 반응 가스 환경에 노출된다. 일 실시예에서, 실리콘 나노크리스탈의 모노 분산(mono-disperse) 에어로졸이 엄격히 제어된 조건 하에서 산소와 반응하여 실리카로 전환되는 제어된 두께의 실리콘 입자들 생성한다. SiO2는 실리콘과 이상적이고 훌륭히 특성화된 경계를 가지는 절연체이다. 제 2 실시예에서, 비화 인듐과 같은 화합물 반도체의 모노 분산 나노크리스탈이 인을 함유하는 기체 분자들과 반응하여, 유한 깊이 표면층의 비소 원자들이 인 원자들에 의해 치환되는 교환 프로세스를 만들어, 표면을 In(As)P의 표면층으로 변화시킨다. 제 3 실시예에서, 미리 제조된 인듐 나노입자들이 산소와 반응하여 InO 피막(skin)을 형성한다. 이 실시예에서, 도 3에 도시된 구형(spherical) 모노 분산 입자로 예시된 균질 입자를 생성함에 의해 간단한 단일 전자 빌딩 블록(building block)이 형성된다.
제 2 실시예는 주 코어(primary core)의 표면 상에 서로 다른 재료를 직접 에피택셜 증착하는, 헤테로 에피택시 공정을 포함한다. 평면 상에서의 헤테로 에피택시 기술은 매우 발전된 단계에 있지만, 나노입자들을 에어로졸 상 에피택셜 성장을 위한 ″기판″으로 사용하는 것은 새로운 것이다. 단일 전자 공학 분야에서 나노입자를 사용하는 것은 매우 중요하다. 예를 들면 비화 인듐 표면 상의 인화 인듐 또는 게르마늄 코어 표면 상의 실리콘과 같이 작은 밴드 갭 반도체를 더 큰 밴드 갭 재료의 에피택셜 박층으로 코팅하는 것을 들 수 있다. 마지막으로, 매우 잘 제어된 절연 층들에 의해 둘러싸인 반도체 입자들이 형성을 위한 헤테로 에피택시 기반 메커니즘이 있는데, 이는 예를 들어 비화 갈륨의 나노크리스탈을 몇몇 에피택셜 성장된 비화 가륨의 모노층들로 둘러싸는 것에 의해 얻어질 수 있다. 마지막 단계에서, 이 비화 알루미늄층이 산소와 반응하여 산화 알루미늄층을 형성하는데, 가장 바람직하게는 Al2O3이며 이는 훌륭한 절연체이다. 따라서, 이상적인 헤테로 에피택셜 프로세스는 반도체 입자들 상의 몇몇 모노층 두께 절연층(mono-layer-thick insulating layer)의 형성에 간접적으로 기여한다(도 3).
도 4는 에어로택시에 의해 생성된 8㎚ 인화 인듐 입자의 TEM 이미지이다.
단일 전자 디바이스의 메커니즘에서, 가장 중요한 기본적 성질은 소스와 드레인 전극으로 터널링함에 의해 결합되고 게이트 전극으로 용량성 결합되는 중앙의 도전성 고립부(island)의 존재이다. 중앙 고립부의 크기 관련 커패시턴스(size-related capacitance)가 충분히 작아서 정전 충전 에너지(electrostatic charging energy) E = e2/2C 가 kT보다 훨씬 크고 디바이스와 회로 바이어스에 적합한 에너지 범위에 있어야 한다. 크기 조건을 다음과 같이 쓸 수 있다.
- 입자 크기의 경우, 실온 동작을 위한 직경은 2-4㎚ 이어야 하며, 이는 kT(실온에서 ∼26meV)와 비교하여 수백 meV의 충전에너지에 해당된다.
- 터널링 갭의 경우, 도전 리드(conducting leads)와 도전 입자 사이의 거리, 및 결합된 입자들 사이의 거리가 터널링을 지원해야 하며, 따라서 1-3㎚의 범위에 있어야 한다.
단일 전자 현상의 최초 증명에 있어서는 액체 헬륨의 끓는 점(4K) 또는 그 이하의 저온이 이용되었다. 고립부 크기의 리소그래피 정의를 위한 오차가 훨씬 완화되었다. 이 연구에서, 터널링 거리는 종종 알루미늄 막에 의해 정의되는데, 이는 제어된 산화 공정에 의해 절연 박막으로 변환되며 도체들 사이에 배치된다.
실험자들은 액체 질소의 끓는 점(77K)이나 실온(300K)과 같은 상승된 온도에서도 수행하였는데, 작은 금속(또는 반도체) 입자와 입자들이 놓인 절연 박막에 의해 제어된 터널링 거리를 이용하여 수행하였으며, 제 2 전극 간격에 대해서는 주사 터널링 현미경(scanning tunnelling microscope)에 의해 제어되는 터널링 거리에 의해 제어되는 터널링 거리를 이용하여 수행하였다.
미리 제조된 접점들에 대해 선택된 크기의 나노미터 크기의 입자들을 조작함에 의해 ″나노-로봇″인 원자력 현미경(AFM)에 의해 제어가능하게 생성된 평평한 단일 전자 디바이스들을 제조할 수 있게 되었다. 이 방법에서, 정확한 입자 제조(에어로졸 기술에 의한)에 의해 커패시턴스가 정확하게 제어되며, 적절한 터널링 전류 레벨을 생성하도록 나노입자들의 제어된 위치설정에 의해 터널링 갭이 조절된다.
도 5는 통상적인 박막 터널 접합 디바이스를 도시하고 있다. 증착된 막(11)의 표면이 산화되어 얇은 터널 장벽(13)을 형성하며, 다른 도체(15)가 그 위에 증착된다. 작은 금속 입자에 기반을 둔 유사한 디바이스가 도 6에 도시되어 있다. 산화 박층(17)이 도전성 기판(19) 상에 형성되어 있으며, 그 위헤 작은 금속 입자(21)가 배치되어 있다. 주사 터널링 현미경(23)의 팁에 의해 접촉이 이루어진다. 이 원리는 도 7에 도시된 디바이스에도 확장될 수 있는데, 작은 금속 입자(25)가 원자력 현미경에 의해 소스 전극(27)과 드레인 전극(29) 사이에 배치되어 있다.
본 발명의 일 실시예의 주요 특징은 입자의 선제조(pre-fabrication)로서, 도전성 코어와 엄격이 제어된 터널 갭을 제공하여 동일한 커패시턴스와 터널링 레이트의 네트워크를 구성하여 나노입다들 전체 내에서 측방향 위치에 임의성을 부여하도록 입자들 선제조하는 것이다.
상기 에어로졸 기반 입자성 단일 전자 회로의 제조의 중요성이 도 8a, 8b, 8c에 도시되어 있는 바, 비동등(non-identical)(도 8a) 대 동등 코어(도 8b)와 무작위 대 잘 제어된 터널 장벽(31)을 가진 두 전극 E1, E2 사이의 나노 입자 P의 2차원 배열이 도시되어 있다. 대부분의 경우에 2차원뿐만 아니라 3차원의 무작위 배열에서, 터널 장벽은 정확히 쉘(shell) 두께의 두배이다. 중요한 특성은 단일 전자 터널링 특성의 성질상, 거시적인 디바이스의 경우 전극들 사이의 나노입자들의 개수(2차원 또는 3차원)는 중요치 않다는 것이다.

Claims (15)

  1. 입자와 상기 입자 근처에 위치한 제 1 및 제 2 전극을 포함하여 그 사이의 전류 흐름을 용이하게 하는 단일 전자 터널링 디바이스에 있어서,
    상기 입자는 제 1 도전성 재료의 표면층을 가진 제 1 도전성 재료로 형성되며, 상기 표면층의 두께는 그 사이로 양자 역학적 터널링을 지원할 수 있도록 충분히 작은 것을 특징으로 하는 단일 전자 터널링 디바이스.
  2. 제 1 항에 있어서,
    상기 디바이스는 상기 제 1 및 제 2 전극 사이에 전류 경로를 정의하기 위해 다수의 상기 입자들을 포함하는 것을 특징으로 하는 단일 전자 터널링 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 도전성 재료는 실질적으로 균질한 것을 특징으로 하는 단일 전자 터널링 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 표면층은 초전도성인 것을 특징으로 하는 단일 전자 터널링 디바이스.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 표면층은 절연성인 것을 특징으로 하는 단일 전자 터널링 디바이스.
  6. 제 1 항에 있어서,
    상기 표면층은 비화 갈륨인 것을 특징으로 하는 단일 전자 터널링 디바이스.
  7. 제 1 항에 있어서,
    상기 표면층은 산화 인듐인 것을 특징으로 하는 단일 전자 터널링 디바이스.
  8. 제 1 항에 있어서,
    상기 표면층은 인화 비화 인듐인 것을 특징으로 하는 단일 전자 터널링 디바이스.
  9. 제 1 항에 있어서,
    상기 표면층은 실리카인 것을 특징으로 하는 단일 전자 터널링 디바이스.
  10. 다수의 입자들을 형성하는 단계로서 상기 입자들의 표면 상에서 양자 역학적 터널링을 지원할 수 있을 정도로 충분히 작은 두께의 층을 형성하는 상기 다수의 입자들을 형성하는 단계 및 한 쌍의 전극들 사이에 상기 입자들 중 적어도 하나를 배치하여 단일 전자 디바이스를 형성하는 단계를 포함하는 것을 특징으로 하는 단일 전자 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 층 형성 단계 이전에 소정 크기의 입자들을 선택하는 단계를 더 포함하는 것을 특징으로 하는 단일 전자 디바이스 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 다수의 입자들은 에어로졸로 형성되는 것을 특징으로 하는 단일 전자 디바이스 제조 방법.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 층은 상기 입자들의 표면의 화학적 변형에 의해 형성되는 것을 특징으로 하는 단일 전자 디바이스 제조 방법.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 층은 상기 입자들의 표면 상에 재료를 에피택셜 증착시킴에 의해 형성되는 것을 특징으로 하는 단일 전자 디바이스 제조 방법.
  15. 제 10 항에 있어서,
    상기 입자의 배치는 원자력 현미경에 의해 수행되는 것을 특징으로 하는 단일 전자 디바이스 제조 방법.
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