KR20010026552A - 바이폴라 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 일종인 트랜지스터에 있어서, 규소(Silicon : Si) 혹은 규소-게르마늄(Silcon-Germanium : SiGe) 베이스 박막을 이온주입법이 아닌 결정 박막성장법으로 형성하여 초미세화를 실현함으로써 소자의 동작속도를 향상시킨 바이폴라 트랜지스터(Bipolar Transistor)에 관련된 것이다. 본 발명에서는 바이폴라 트랜지스터의 에미터는 규소 박막을, 베이스에는 규소 혹은 규소보다 에너지 밴드갭(bandgap)이 작은 규소-게르마늄 박막을 사용함으로써, 트랜지스터의 전류이득의 증가와 동작속도의 고속화 즉, 차단주파수(cutoff frequency : fT) 및 최대진동주파수(maximum oscillation frequency : fmax)의 증가를 이룩한다. 또한, 베이스 내의 도핑(doping) 농도를 증가 시킬수 있으므로 진성(intrinsic) 베이스 저항 및 기생(parasitic) 베이스 저항이 감소되어 잡음지수를 더욱 낮출 수 있다. 그리고, 자기정렬(Self-alignment) 방법을 사용하여 소자의 동작속도의 고속화를 위해 필수적인 기생정항 및 기생용량을 최소화하고, 제조 공정을 간단하게 하여 공정단가를 낮추고, 공정의 재현성 및 신뢰성을 개선하여 양산화에 적합하도록 한다.

Description

바이폴라 소자 및 그 제조 방법{A Bipolar Device and A Method for Manufacturing the Bipolar Device}
본 발명은 반도체 소자 중에서도, 접합 다이오드 혹은 접합 트랜지스터와 같은 바이폴라 접합(Bipolar Junction) 소자 및 그 소자의 제조 방법에 관련된 것이다. 특히, 본 발명은 베이스에 규소(Silicon) 또는 규소-게르마늄(Silicon-Germanium) 박막을 사용한 바이폴라 (Bipolar) 소자 및 그 제조 방법에 관련된 것이다.
현재의 고도로 발전된 반도체 기술은 메모리 분야와, ASIC(Applocation Specific Integrated Circuit)으로 대표되는 시스템 반도체 분야, 무선 통신에 필수적인 라디오 주파수(Radio Frequency : RF) 집적회로(Integrated Circuit) 분야 그리고, 고속 디지털 및 아날로그 IC 분야 등으로 크게 분류할 수 있다. 본 발명에 있어서는 RFIC 및 고속 디지털/아날로그 IC에 관련된 고주파(최대진동주파수가 높은), 고속(차단주파수가 높은) 반도체 소자에 관련된 것이다. 특히, 무선 통신의 수요가 급증하는 요즘에 통신의 품질 향상, 통신 주파수의 공용성 그리고, 통신 서비스의 다양화에 의하여 고주파수 소자의 필요성이 점점 대두되고 있다. 또한, 초고속 정보통신망에 대한 사회적 요구가 증가함에 따라, 고속, 고주파 트랜지스터와 같은 소자 개발에 대한 연구와 개발이 활발히 진행되고 있다. 현재는 60 GHz 급의 고속 트랜지스터를 이용한 10 Gbps 광전송용 IC들이 개발되어 상용화 되어가고 있다. 규소을 이온주입하여 베이스를 형성하는 바이폴라 트랜지스터를 주축으로한 규소 고속소자의 기술은 최대 30 GHz의 동작속도를 갖고 있다. 이를 한층 더 개선한 규소-게르마늄을 결정성장하여 베이스를 형성한 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor : HBT)의 기술이 등장하여 현재 기술로 100 GHz 급의 동작속도를 갖는 수준에 이르렀다.
규소-게르마늄은 규소보다 에너지 밴드갭(Band gap)이 작기 때문에 이를 베이스로 사용한 이종접합 바이폴라 트랜지스터(SiGe HBT)는 규소를 베이스로 사용한 것에 비하여 전류이득과 동작속도가 상당히 향상된다. 또한, 베이스에 불순물 도핑농도를 높여도 전류이득 값이 저하되지 않고, 베이스 저항이 낮아지므로 잡음지수를 낮출 수 있다. 뿐만아니라, 동작전류도 감소되기 때문에 저전력화가 가능하다. 베이스를 이온주입으로 형성하는 종래의 방법과 달리 결정박막 성장법으로 형성함으로써 베이스의 두께를 0.02㎛ 정도로 초미세화 할 수 있다. 그 결과 바이폴라 소자의 차단주파수가 증가된다. 또한, SiGe 베이스 내의 게르마늄 함량과 분포를 임의로 조절하여, 차단주파수 및 최대진동주파수를 더욱 증가 시킬 수 있다. SiGe HBT는 기종의 규소 반도체 공정을 대부분 그대로 사용할 수 있으며, 1㎛ 수준의 사진식각법(Photo-Lithography)으로 1㎛ 수준의 에미터를 형성함으로써 100 GHz 급의 동작속도를 구현할 수 있기 때문에 0.18㎛ 수준의 사진식각 기술을 요구하는 메모리나 ASIC용 최신 생산시설 외의 0.25㎛ ~ 1.0㎛ 생산 시설을 재활용 할 수 있고, 공정이 매우 간단하므로 생산성과 경제성이 매우 우수하다.
이종접합 바이폴라 트랜지스터의 종래 기술로는 미국의 IBM사, 일본의 NEC사 및 Hitachi사, 독일의 Temic사, 그리고 대한민국의 한국전자통신연구소(ERTI)에서 각 출원 등록한 특허 등 여러가지가 있다. 이들 SiGe HBT에 관련된 종래 기술에 대하여 구조적 특성과 내재한 문제점들에 대하여 살펴보면 다음과 같다.
첫째로 일본의 NEC사 기술은, 제 1도에 나타난 바와 같이, 규소-게르마늄을 포함하는 베이스 박막을 소자의 활성영역(device active region)에만 선택적으로 성장하여, 컬렉터-베이스와 에미터-베이스를 각각 자기정렬한 초 자기정렬(Super Self-Aligned) NPN 이종접합 바이폴라 트랜지스터이다. 그 제조 방법은 다음과 같다.
p- 형 규소 기판(1)에 n+ 형 불순물(dopant)을 이온 주입하여 n+ 형 매몰컬렉터(11)를 형성한다. 매몰컬렉터(11)가 형성된 기판(1) 전면에 n- 형 규소로 이루어진 컬렉터박막(10)을 증착하고, 컬렉터박막(10) 중 추후에 컬렉터 반도체 전극이 형성될 부분에 n+ 형 불순물이온을 주입하여, 매몰컬렉터(11)와 컬렉터 반도체 전극을 연결하는 컬렉터싱커(13)를 형성한다. 이웃하는 트랜지스터와 전기적으로 격리하기 위하여 컬렉터박막(10)과 기판(1)을 식각하여 도랑(Trench)을 형성하고, 그 안에 붕소와 인을 포함한 BPSG (Boron Phosphorous Silica Glass)와 같은 절연물질을 채워 소자 분리도랑(71)을 형성한다. 그리고 BPSG를 화학적-기계적 연마법(Chemical-Mechanical Polishing : CMP)으로 상기 분리도랑(71)의 표면부를 컬렉터박막(10)의 표면부와 같은 높이를 갖도록 평탄하게 한다. 컬렉터박막(10) 및 분리도랑(71)이 형성된 기판 위에 규소산화막으로 컬렉터 절연막(17)과, p+ 형 다결정 규소박막(p+ poly-Si layer)으로 베이스 반도체전극(23), 그리고 규소질화막으로 에미터 절연막(37)을 연속으로 증착하여 형성한다. 에미터로 예정된 영역의 에미터 절연막(37)과 p+ 형 다결정 규소로 이루어진 베이스 반도체전극(23)을 함께 식각하여 규소산화막으로 이루어진 컬렉터 절연막(17)을 노출시킨다. 그 다음에 절연물질을 증착하고 비등방(anisotropic) 식각하여 에미터로 예정된 영역으로 개구된 에미터 절연막(37)과 베이스 반도체전극(23) 내측벽부에 제1측벽절연막(73)을 형성한다. 제1측벽절연막(73)을 마스크로 하여 노출된 규소산화물로 이루어진 컬렉터 절연막(17)을 습식식각법으로 제거하여 그 밑에 있는 컬렉터박막(10)을 노출시킨다. 컬렉터 박막(10)이 노출된 이후에도 어느정도 계속적으로 습식식각을 진행하여, p+ 다결정 규소로 이루어진 베이스 반도체전극(23)의 아래 부분까지 미리 설정된 깊이만큼 언더 컷(undercut)(27a)을 형성한다. 활성소자영역의 컬렉터 박막(10) 중, 제1측벽절연막(73)을 통하여 노출된 부분에만 선택적으로 n형 불순물을 추가적으로 이온주입함으로써, n형 진성(Intrinsic) 컬렉터 영역(15)을 형성하여 고전류 상태에서 소자 차단주파수를 증가 시킨다(도 1a).
그리고, n형 진성 컬렉터 영역(15)과 컬렉터 절연막(17)이 undercut되어 노출된 비진성(Extrinsic) 컬렉터 영역(10) 위에만 선택적으로 불순물이 첨가되지 않은 규소-게르마늄(i-SiGe), p+ 규소-게르마늄(p+ SiGe) 층, 추후에 에미터(35)가 될 i-Si 층이 차례로 적층된 단결정(Single Crystalline) 베이스 박막(20)을 성장한다. 이 때 컬렉터 절연막(17)이 undercut되어 노출된 p+ 다결정 규소막으로 이루어진 베이스 반도체전극(23)의 밑면에는 위에서 아래 방향으로 상기 베이스 박막(20)과 동일한 다결정 층으로 적층된 베이스 연결부(27b)가 성장된다. 베이스 박막(25)을 미리 결정된 두께로 얇게 형성하고 난 후에, 베이스 박막(20)과 베이스 연결부(27b) 사이의 연결을 확실하게 하기 위하여, 그 사이에 규소막을 더 형성한다. 이 때에는 베이스 박막(20)에서 시작되는 단결정 규소박막의 성장속도는 최대로 낮추고 베이스 반도체전극(23) 측에서 시작되는의 다결정 박막의 성장속도는 최대로 빠르게하여 베이스 박막 중 에미터(35)가 될 i-Si 층 위에 추가로 성장되는 것을 최소화 한다. 그리고, 규소질화막과 같은 절연물질을 증착하고, 비등방 식각하여 제1측벽절연막(73)에서 개구부의 내측으로 연장되어 베이스(25)(실제로는 에미터(35)) 일부와 접촉하는 제2측벽절연막(75)을 형성한다. 그리고나서, 컬렉터 싱커(13)를 덮고 있는 컬렉터 절연막(17)의 일부를 식각하여 컬렉터 싱커(13)를 노출시킨다. 제2측벽 절연막(75)을 통하여 노출된 단결정성 규소박막을 포함하는 베이스(25)(실제로는 에미터(35)) 위에 n형 다결정성 규소로 된 에미터 반도체전극(33)을 형성한다. 이 때 매몰컬렉터(11)와 연결되는 부분인, 컬렉터싱커(13)를 노출하는 개구된 영역부에도 에미터 반도체전극(33)와 같은 n형 다결정성 실리콘으로 된 컬렉터 반도체전극(13a)을 형성한다. 그 후에, 열처리하여 에미터 반도체 전극(33)에 내재된 불순물을 확산 시켜 상기 베이스(25)의 최상부에 있는 i-Si층을 n형 에미터(35)로 형성한다. 이로써, 별도의 마스크를 사용하지 않고도 컬렉터-베이스 부분이 상기 언더 컷 및 선택적 베이스 박박 성장에 의해 그리고, 에미터-베이스 부분이 제1측벽절연막(73)과 제2측벽절연막(75)에 의하여 각각 자기정렬되는 초자기정렬 트랜지스터가 형성된다(도 1b).
이 경우에서는 공정상 안정성 및 균일성을 조절하기가 매우 힘든 습식식각에 의하여 베이스 반도체전극(23) 하부의 컬렉터 절연막(17)이 언더 컷(undercut)(27a)되고, 언더 컷 길이에 따라 컬렉터-베이스 접합 기생용량이 크게 변화된다. 따라서, 소자 성능의 안정성 및 균일성이 저하된다. 또한, 규소산화막이 대부분 분포되고, 불규칙적으로 산포된 규소로 된 컬렉터박막 표면에만 베이스 박막을 선택적 결정성장법으로 형성할 때, loading effect로 인하여 베이스(25) 내의 불순물 농도, 게르마늄 함량 및 박막 두께가 웨이퍼상에서 컬렉터 박막 노출부의 밀도와 크기에 따라 차이가 심하다. 즉, 베이스 박막 성장 공정에서 안정도 및 균일도를 확보하는데 어려움이 있다. 이러한 loadign effect의 영향을 적게하기 위해서는 결정성장할 때 압력을 낮추어야 하는데, 그럴 경우에 그 성장속도가 매우 느려져 생산력(throughput)이 저하된다. 그리고, 베이스 반도체전극(23)으로 다결정 규소를 사용하기 때문에 그 자체의 저항이 크므로 기생저항이 커져서 소자의 동작속도(fmax)를 향상시키는데 한계가 있다.
두번째로는, 미국의 IBM사 보유한 기술로서, 도 2에 나타난 바와 같이, 티타늄 실리사이드 박막을 에미터, 베이스, 컬렉터에 오믹전극으로 사용하여 각각의 기생저항을 최소화 시키고자 한 것이다. 그 제조방법을 간략히 살펴보면 다음과 같다.
p- 형 실리콘 기판(1)에 n+ 형 불순물을 이온주입하여 매몰컬렉터(11)를 형성한다. 매몰컬렉터(11)가 형성된 기판(1) 위에 규소를 증착하여 컬렉터박막(10)을 형성한다. 그리고, 이웃하는 소자들을 전기적으로 분리하기 위하여 컬렉터박막(10)과 기판(1)을 식각하여 도랑(Trench)을 형성한다. 도랑의 내측 벽면에 규소산화물과 같은 절연물질로 내벽절연막을 형성하고, 도랑 내부에 다결정 규소를 채워 분리도랑(71)을 형성한다. 상기 컬렉터박막(10)의 소자의 활성 영역을 제외한 부분을 일정두께만큼만 식각하고 식각된 부분의 남은 규소막을 열산화하여(Recessed LOCal Oxidation of Silicon 법) 식각된 부분을 규소산화막으로 채워서 컬렉터 절연막(필드산화막)(17)을 형성한다. 즉, 상기 컬렉터 절연막(17)은 컬렉터박막(10) 중에서 에미터가 형성될 소자 활성 영역인 컬렉터(15)와 컬렉터싱커(13)가 형성될 부분 이외의 영역에만 형성된다. 감광막을 마스크로 노출된 컬렉터박막(10)에 n형 불순물이온을 주입하여 n+ 형 컬렉터 싱커(13)를 형성한다. 이상과 같은 상태에서 기판 전면에 p+ 규소-게르마늄(p+ SiGe) 층과 불순물이 첨가되지 않은 규소층(i-Si)이 순차적으로 적층된 베이스 박막을 성장시킨다. 베이스 반도체전극 영역을 정의하는 감광막 마스크를 이용하여 베이스 반도체전극 영역 외부의 베이스 박막을 제거한다. 이 때, 활성 컬렉터(15) 위에는 단결정성 (Single Crystalline) 베이스 박막이 성장되어 베이스(25)로 사용되고, 컬렉터 절연막(필드산화막)(17) 위에는 다결정(Polycrystalline) 혹은 비정질(Amorphous) 베이스 박막이 성장되어 차후에 베이스 반도체전극(23)으로 사용된다. 베이스 박막의 최상층인 i-Si 층은 추후에 n형 불순물 확상 공정을 거쳐 에미터가 된다. 그리고, 규소산화물로 에미터 절연막(37)을 증착하고 패터닝하여, 활성 컬렉터(15) 및 베이스(25)에 상응하는 에미터 영역을 개구한다(도 2a).
n+ 다결정 실리콘을 증착하고 패터닝하여 에미터 반도체 전극(33)을 형성한다. 그 위에 규소산화물을 증착하고 비등방식각하여 에미터 반도체전극(33)의 외측벽에 측벽산화막(77)을 형성한다. 계속적으로 에미터 절연막(37)을 식각함으로써 노출된 컬렉터 싱커(13)와, 노출된 다결정 혹은 비결정 규소-게르마늄을 포함하는 베이스 반도체전극(23) 그리고, n+ 다결정 규소로 이루어진 에미터 반도체전극(33) 상에 티타늄 실리사이드로 컬렉터 오믹전극(19), 베이스 오믹전극(29) 그리고, 에미터 오믹전극(39)들을 형성한다. 본 기술에서는 반도체전극 위에 금속으로 오믹전극(19, 29, 39)들을 더 형성하여 접촉저항 및 베이스 기생저항을 감소시켰다(도 2b).
이 경우에 에미터 단자부를 에미터 오믹전극 위에 형성하는데 있어서, 에미터 오믹전극의 크기가 에미터 단자부보다 커야한다. 한편, 에미터-베이스의 접합 크기는 작을 수록 고속화가 실현된다. 따라서 에미터-베이스 접합 영역의 가장자리에서 베이스 오믹전극 가장자리 사이의 거리가 필수적으로 일정크기 이상 필요하게된다. 따라서, 베이스 반도체전극만으로 된 비진성 베이스 영역이 일정 길이 만큼 존재하게 되어 베이스 오믹전극에서 진성 베이스 영역에 도달하기까지의 비진성 베이스 영역의 길이(L)에서 기생저항이 생길 수 밖에 없다. 또한, 길이(L)의 존재로 인하여 소자의 크기를 축소(Scale-down) 하는데 어려움이 있다. 이를 해결하기 위해, 에미터 오믹전극을 소자의 활성 영역 외부로 연장하여 활성 영역 밖에 에미터 단자부를 형성하는 방법을 생각할 수 있다. 이 경우에는 비진성 베이스 영역의 크기를 최소한으로 줄일 수는 있다. 그러나,에미터 오믹전극을 에미터 영역 외부의 에미터 단자부까지 연장하는 길이만큼의 부분에 발생하는 에미터 기생저항이 커지게된다. 이 경우에도 역시 동작속도가 저하되는 문제점이 발생한다.
또한, 베이스 반도체 전극이 되는 컬렉터 절연막 위의 베이스 박막에 티타늄(Ti)과 같은 금속물질을 스퍼터링하고 열처리하여 티타늄실시사이드(TiSi2)와 같은 금속으로 베이스 오믹전극을 형성할 때, 베이스 박막이 1000Å 이하로 얇기 때문에 실리사이드의 응집(agglomeration)이 발생할 경우, 실리사이드가 베이스 박막을 관통하여 컬렉터와 직접 전기적으로 접촉될 수가 있다. 이럴 경우에는 베이스-컬렉터가 PN 접합이 아닌 schottky 접합이 이루어져 동작속도가 저하될 수 있다. 이를 방지하기 위해 반드시, 실리사이드는 컬렉터 절연막과 컬렉터의 경계부에서 외부 즉, 컬렉터 절연막 상으로 최소한의 길이로 벗어난 지역에서만 형성되도록 설계하여야 한다. 따라서, 상기 길이(L)가 커질 수밖에 없으므로 베이스 기생저항이 커져 소자 성능이 저하되며, 또한 소자의 크기를 축소하는데 한계가 있게 된다.
세번째는, 독일의 Temic 사에서 보유한 기술로서, 도 3에 나타난 바와 같이, 티타늄 실리사이드를 베이스 오믹전극으로 사용하고, 에미터-베이스 부분이 자기정렬된, 규소-게르마늄을 베이스로 사용한 바이폴라 트랜지스터에 관련된 것이다. 그 제조 방법을 간략히 살펴보면 다음과 같다.
p- 형 규소 기판(1)에 n+ 형 불순물을 이온주입하여 매몰컬렉터(11)를 형성한다. 매몰컬렉터(11)가 형성된 기판(1) 위에 n- 형 규소를 증착하여 컬렉터 박막을 형성한다. 그리고, 컬렉터 활성영역(15)을 이웃하는 소자의 컬렉터 활성영역(15)과 서로 격리하기 위하여 컬렉터 활성영역(15)과 컬렉터싱커(13)를 제외한 컬렉터박막을 열산화공정법(LOCOS)을 이용하여 규소산화막으로 된 컬렉터 절연막(17)을 형성한다. 컬렉터 활성 영역(15)이 정의된 형성된 기판 위에 p+ 형 규소-게르마늄으로 된 베이스 박막과 n 형 규소로 이루어진 에미터 박막을 연속으로 성장시킨다. 이 때 컬렉터활성 영역(15) 위에는 단결정 규소-게르마늄층과 단결정 규소층이 적층되고, 컬렉터 절연막(필드산화막)(17) 위에는 다결정 혹은 비정질 규소-게르마늄층과 다결정 혹은 비정질 규소층이 적층된다. 상기 기판 위에 규소산화막으로 이루어진 에미터 절연막(37)과 규소질화막을 순차적으로 증착하고, 에미터 영역을 정의하는 감광막으로 마스킹하여 에미터 영역 이외의 규소질화막을 제거하여 에미터를 덮는 마스킹막(91)을 형성한다. 에미터를 덮는 마스킹막(91)을 마스크로하여 BF2이온을 에미터 박막 및 베이스 박막에 주입하고 열처리하여, 에미터 영역 외부의 n형 규소막을 p으로 전환시켜 베이스 제1반도체전극층(21a)으로 만든다. 이와 동시에 에미터 영역 외부의 p형 베이스 박막의 도핑농도를 증가시켜 P++형으로 전환하여 베이스 제2반도체전극층(21b)을 형성한다. 이 때, BF2확산으로 인해 소자 활성 영역의 컬렉터 박막 가장자리에 p++ 영역(27)이 형성된다(도 3a).
이어서, 베이스 전극영역을 정의하는 마스크를 사용하여 상기 베이스 제1(21a) 및 제2반도체전극층(21b)을 패터닝하여 베이스 제1(23a) 및 제2 반도체전극(23b)을 완성한다. 이후에, 규소산화막을 증착하여 비등방 식각하여 질화마스킹막(에미터 마스킹막)(91)과 베이스 반도체전극(23a, 23b)의 외부 측벽에 제1측벽절연막(73)을 형성한다. 노출된 베이스 제1반도체전극(23a)과 컬렉터 싱커(13) 상부에만 티타늄과 같은 금속을 스퍼터링하고 열처리하여 티타늄실리사이드로 베이스 오믹전극(29) 및 컬렉터 오믹전극(19)을 형성한다. 이어서 규소산화물로 이루어진 보호막(79)을 기판 전면에 질화마스킹막(91)보다 두껍게 증착하고, 화학적-기계적 연마공정 (Chemical Micahanical Polishing: CMP)으로 질화 마스킹막(91)과 동일한 높이로 평탄화하여 질화마스킹막(91)의 표면을 노출시킨다(도 3b).
노출된 질화마스킹막(91)을 습식식각법으로 제거하여, 그 밑에 있는 규소산화막으로 이루어진 에미터 절연막(37)이 노출되도록 한다. 상기 식각과정에서 제1측벽절연막(73)이 손상될 경우에 차후에 형성되는 에미터 반도체 전극이 베이스 오믹전극(29)과 접촉될 우려가 있으므로, 제1측벽절연막(73) 안쪽벽에 제2측벽절연막(75)을 형성한다. 상기 제2측벽절연막(75)을 마스크로하여 에미터 절연막(37)을 제거하여 에미터(35)를 노출 시킨후, n+ 형 다결정 규소를 증착하고, 패터닝하여 에미터 반도체전극(33)을 형성한다. 에미터 반도체전극(33) 위에 티타늄과 같은 금속을 스퍼터링하고 열처리하여 티타늄실리사이드로 에미터 오믹전극(39)을 형성한다. 상기 보호막(79)을 패터닝하여 금속접촉창을 개구하여 베이스 오믹전극(29)과 컬렉터 오믹전극(19)을 노출시킨다. 그리고, Al-1%Si과 같은 금속을 스퍼터링하여 금속박막을 증착하고, 패터닝하여 베이스 단자(81), 에미터 단자(83), 컬렉터 단자(85)들을 형성한다.
이 경우에도 상기 공정을 이룩하는데 다음과 같은 어려움이 있다. 첫째, 질화마스킹막을 마스크로 사용하여 BF2이온을 주입한 후에, 열처리 작업을 통하여 주입된 이온을 확산시키고 손상된 결정을 재결정화한다. 이 때, p+ SiGe 베이스 내에 포함된 불순물인 붕소 역시 확산되어 에미터 혹은 컬렉터 영역으로 수직적 확산이 일어난다. 따라서, 베이스 층의 두께가 두꺼워지는 것과 동일한 결과가 되어 소자의 속도 즉, 차단주파수가 저하된다. 또한, 베이스 내의 붕소가 수평 방향으로도 확산되며, 동시에 에미터 반도체 전극으로 사용되는 n+ 형 다결정 규소로부터 확산된 n형 불순물과 접촉될 수도 있다. 이럴 경우에는 에미터-베이스 접합은 n+/p++ 접합이 이루어지므로, 그 사이에 Tunneling Current 즉, 누설전류가 발생한다. 뿐만아니라, p++ 영역으로 전환된 부분과 에미터 측면이 접하는 부분에서 발생하는 n+/p++ 접합으로 인하여 큰 값의 기생접합용량이 발생한다. 이로인하여 소자의 동작속도가 저하되기도 한다. 둘째, 질화마스킹막과 제1측벽절연막이 형성되어 있는 상태에서 규소산화막을 증착하고, 질화마스킹막 표면을 노출시키기 위하여 CMP하는 공정에 어려움이 많다. 질화마스킹막을 형성하기 위해 우선 규소질화막을 증착하는데, 규소질화막은 증착되는 기판에 스트레스를 심하게 가하기 때문에 0.25㎛ 이상을 증착하기가 어렵다. 결국, 질화마스킹막의 두께를 0.25㎛ 이하로 얇게 형성할 수 밖게 없게된다. 이렇게 얇은 질화마스킹막이 극히 좁은 영역인 에미터 영역에만 형성된 돌출형태의 기판에 산화막을 도포하고 CMP 공정으로 질화마스킹막 표면이 노출될 때까지만 표면을 평탄화하는 과정에서 질화마스킹막과 산화막 사이의 연마속도의 차별도가 크지 않아 질화마스킹막이 노출될 때 연마공정을 정지시키기가 어렵다. 또한, 돌출부 외의 산화막이 동시에 연마되므로 자칫 돌출부 외의 산화막이 모도 연마되어 제거될 수도 있어 추후에 형성되는 에미터 반도체전극과 티타늄실리사이드 베이스 오믹전극과 접촉되어 소자 불량을 초래할 수 있게 된다. 마지막으로, 제2측벽절연막 형성 후에, 에미터를 노출하기 위해 규소산화막을 제거할 때, 제1 및 제2 측벽절연막도 같이 식각되어 추후에 형성되는 에미터 전극이 베이스 오믹전극과 직접 전기적으로 접촉될 수도 있다. 이럴 경우에는 바이폴라 소자의 형성이 성립되지 않게 된다.
네번째로, 대한민국의 한국전자통신연구소(ETRI)가 보유한 기술로서, 도 4에 나타난 바와 같이, 티타늄 실리사이드로 된 베이스 오믹전극을 사용하고 규소-게르마늄을 베이스로 사용한 이종접합 바이폴라 트랜지스터에 관련된 것이 있다. 그 제조 방법에 대하여 간략하게 살펴보면 다음과 같다.
p- 형 규소 기판(1)에 n+ 형 불순물을 이온 주입하여 매몰컬렉터(11)를 형성한다. 매몰컬렉터(11)가 형성된 기판 위에 n- 형 실리콘으로 컬렉터박막을 성장시킨다. 소자 활성영역인 컬렉터(15) 및 컬렉터 싱커(13) 부분을 제외한 다른 부분을 국부 열산화법(LOCOS)으로 이웃하는 소자들을 전기적으로 격리하는 컬렉터 절연막(17)을 형성한다. 컬렉터 싱커부에 n형 불순물이온을 주입하여 n+ 컬렉터싱커(13)를 형성한다. 상기 컬렉터(15) 및 컬렉터 싱커(13)가 형성된 기판 전면에 불순물이 첨가되지 않은 규소-게르마늄(i-SiGe) 층, p+ 형 규소-게르마늄(p+ SiGe) 층, 불순물이 첨가되지 않은 규소(i-Si) 층으로 이루어진 베이스 박막(20)을 성장한다. 이 때 컬렉터(15) 및 컬렉터 싱커(13) 위에는 단결정성 베이스 박막(20)이 증착되고 컬렉터 절연막(필드산화막)(17) 위에는 다결정 내지 비정질 베이스 박막(20)이 성장된다. 베이스 박막이 성장된 기판 위에 규소산화막을 증착하고, 패턴하여 진성 베이스(25) 영역 및 컬렉터 싱커(13)을 덮는 마스킹막(91)을 형성한다. 상기 마스킹막(91)을 마스크로 하여 노출된 베이스 박막에 BF2이온을 주입한다. 주입된 이온을 활성화하고, 이온주입과정에서 손상된 결정성을 회복하기 위해 열처리를 한다. 그 결과, p++ 형 베이스 반도체전극막(21)이 형성되고, 컬렉터(15) 영역의 가장자리 부분에 불순물 이온이 확산된 p++ 영역(27)을 형성한다(도 4a).
그 후에 마스킹막(91)을 제거한다. 상기 베이스 박막 위에 TiSi2.6과 같은 혼합물(composite target)을 스퍼터링하여 비정질 베이스 오믹전극막(29)을 증착한다. 베이스 오믹전극막(29) 위에 규소산화막(93)을 더 형성한다. 규소산화막(93)과 베이스 오믹전극막(29)을 식각하여 소자 활성 영역 내의 베이스(25)를 노출 시킨다. 그 위에 규소산화물과 같은 절연물질을 증착하여 에미터 절연막(37)을 형성한다. 에미터 절연막(37)과 규소산화막(93), 베이스 오믹전극막(29) 그리고, 컬렉터 절연막(17) 위의 베이스 박막을 식각하여 베이스 오믹전극(29) 및 베이스 반도체전극(23) 영역을 정의한다. 에미터 절연막(37), 규소산화막(93), 베이스 오믹전극(29) 및 베이스 반도체전극(23)의 식각된 측벽에 측벽절연막(77)을 형성한다. 그리고, 에미터 절연막(37)을 패턴하여 에미터 영역을 개구하고, 베이스(25)를 노출 시킨다. 그 위에 다결정 실리콘을 증착하고, n형 불순물을 주입하고, 패턴하여 에미터 반도체전극(33)을 형성한다. 동시에 컬렉터 싱커(13) 위에도 에미터 반도체전극(33)과 같은 반도체 물질로 컬렉터 반도체전극(13a)을 형성한다. 상기 기판의 표면에 규소산화물을 증착하여 보호막(79)을 형성한다. 그 후에 열철리하여 에미터 반도체전극(33)의 n형 불순물을 확산 시켜 베이스 박막의 상부 층인 i-Si를 에미터(35)로 형성한다. 그리고, 상기 에미터 반도체전극(33)와 상기 컬렉터 반도체전극(13a)을 덮고 있는 보호막(79)을 패턴하여 금속접촉창을 형성한다. 동시에 베이스 오믹전극(29)을 덮고 있는 보호막(79)과, 에미터 절연막(37)과, 규소산화막(93)을 함께 식각하여 베이스 오믹전극(29)의 일부를 노출시킨다. TiW와 Al-1%Si과 같은 금속을 스퍼터링하여, TiW 및 Al-1%Si를 포함하는 금속막을 형성한다. 상기 금속박막을 패턴하여 베이스 오믹전극(29)에 접촉하는 베이스단자(81), 에미터 반도체전극(33)에 접촉하는 에미터단자(83) 및 컬렉터 반도체전극(13a)에 접촉하는 컬렉터단자(85)를 형성한다.
이 경우에는, 소자 활성영역 내에서나 그 외에서 베이스 오믹전극을 정의하는 감광막을 마스크로 스퍼터링하여 형성된 비정질성 TiSi2.6박막을 습식식각할 때, 식각속도가 일정치 않고, 식각된 면적이 wafer 전체에 걸쳐 불균일하며, 식각과정에서 필연적으로 발생하는 거품으로 인하여 식각공정이 불완전하게 수행되어 비정질 TiSi2.6잔여물이 존재하기 때문에 에미터 반도체전극(33)과 베이스 반도체전극(23)이 서로 접촉되어 불량이 발생하는 등 공정의 안정성면에서 매우 취약하다. 아울러 식각 후 웨이퍼 세척 시 세척용액인 HF 용액이 규소산화막(93)과 그 밑에 TiSi2.6로 이루어진 베이스 오믹전극(29)을 재차 식각하는데, 이 때 식각속도도 서로 달라 언더 컷이 형성됨으로써, 에미터 절연막(37)을 증착할 때 void 등과 같은 결함이 발생되어 추후에 형성되는 에미터 반도체 전극과 베이스 오믹전극이 접촉하게 되어 소자 불량이 발생한다.
이상에서 살펴본 바와 같이 종래의 규소-게르마늄 이종접합 바이폴라 트랜지스터에서는 여러가지 문제점들이 내재하고 있다. 규소-게르마늄 이종접합소자는 고속화를 위하여 베이스박막이 매우 얇게 형성되어야 바람직하다. 도 2와 도 3에서 설명한 종래의 방법에서는, 소자활성영역인 컬렉터영역 위에 실리사이드로 이루어진 베이스 오믹박막을 형성할 때, 실리사이드가 응집으로 인해 얇은 베이스박막을 침투하여 컬렉터부분과 맞닿아 컬렉터-베이스 접합이 Schottky접촉이 발생할 수 있다. 이렇게 pn접합인 에미터-베이스 접합과는 다르게 컬렉터-베이스 접합이 Schottky 접합으로 이루어짐으로써, 컬렉터-에미터 전압에 offset전압이 발생하여 소자성능이 저하되는 문제가 발생한다. 이러한 문제점을 해결하기 위한 한 방법으로 시도된 것으로 도 4에서 설명한 종래 방법이 있다. 그러나, 티타늄실리사이드로 이루어진 베이스 전극을 습식 식각할 때, 공정의 균일성을 보장할 수 없으며 미세 패턴영역에 식각이 안 이루어지고 남은 잔여 티타늄실리사이드로 인하여 베이스와 에미터 사이에 단락(short)현상을 초래한다.
본 발명의 목적은 규소 혹은 규소-게르마늄 박막을 결정성장하여 베이스로 사용한 바이폴라 소자를 제조하는데 있어서, 컬렉터-베이스 사이의 기생접합 용량 및 베이스 기생저항을 최소화하여 초고속 처리 기능을 갖는 바이폴라 소자를 제조하는 방법 및 그 방법에 의한 바이폴라 소자를 제공하는데 있다. 본 발명의 다른 목적은 얇게 형성된 베이스 반도체전극박막 위에 또 다른 베이스 반도체전극을 선택적 결정성장법으로 형성하여 실리사이드로 형성되는 베이스 오믹전극이 컬렉터와 전기적으로 직접 접촉하지 않도록 하는 제조 방법 및 그 방법에 의한 바이폴라 소자를 제공하는데 있다.
도 1은 종래의 기술에 의하여 노출된 규소표면에만 선택적으로 규소-게르마늄을 성장하여 베이스 박막을 형성하고, 초자기정렬(Super Self-aligned)된 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor : HBT)를 나타내는 단면도이다.
도 2는 종래의 기술에 의하여 티타늄 실리사이드를 베이스 오믹전극으로 사용하고, 규소-게르마늄을 베이스 박막으로 사용한 HBT를 나타내는 단면도이다.
도 3은 종래의 기술에 의하여 금속 실리사이드를 베이스 오믹전극으로 사용하고, 자기정렬된 규소-게르마늄 HBT를 나타내는 단면도이다.
도 4는 종래의 기술에 의하여 티타늄 실리사이드를 베이스 오믹전극으로 사용하고, 규소-게르마늄을 베이스 박막으로 사용한 HBT를 나타내는 단면도이다.
도 5a 및 5g는 본 발명의 실시 예 1에 의하여 금속 실리사이드를 베이스 오믹전극으로 사용하고, 규소 또는 규소-게르마늄 증착박막을 베이스로 사용한 동종접합(Homojunction) 또는, 이종접합 바이폴라 트랜지스터를 제조하는 방법을 나타내는 공정 순서도들이다.
도 6은 본 발명의 실시 예 2에 의하여, 규소 또는 규소-게르마늄 증착박막을 베이스로 사용한 동종접합(Homojunction) 또는, 이종접합 바이폴라 트랜지스터를 나타내는 단면도이다.
도 7a 및 도 7c는 본 발명의 실시 예 3에 의하여, 규소 또는 규소-게르마늄 증착박막을 베이스로 사용한 동종접합(Homojunction) 또는, 이종접합 바이폴라 트랜지스터를 제조하는 방법을 나타내는 공정 순서도들이다.
도 8은 본 발명의 실시 예 3에서 다른 방법에 의하여, 규소 또는 규소-게르마늄 증착박막을 베이스로 사용한 동종접합(Homojunction) 또는, 이종접합 바이폴라 트랜지스터를 나타내는 단면도이다.
도 9a 및 도 9c는 본 발명의 실시 예 4에 의하여, 규소 또는 규소-게르마늄 증착박막을 베이스로 사용한 동종접합(Homojunction) 또는, 이종접합 바이폴라 트랜지스터를 제조하는 방법을 나타내는 공정 순서도들이다.
＜도면의 주요 부분에 관한 부호의 설명＞
1, 101 : 기판 10, 110 : 컬렉터 박막
11, 111 : 매몰 컬렉터 13, 113 : 컬렉터 싱커
13a : 컬렉터 반도체전극 15, 115 : (활성) 컬렉터
17, 117 : 컬렉터 절연막 19, 119 : 컬렉터 오믹전극
20, 120 : 베이스 박막 21 : 베이스 반도체전극막(층)
21a : 제1베이스 반도체전극막(층) 21b : 제2베이스 반도체전극막(층)
23, 123 : 베이스 반도체전극 23a, 123a : 제1베이스 반도체전극
23b, 123b : 제2베이스 반도체전극 25, 125 : (활성) 베이스
27, 127 : p++형 연결부 27a : 언더 컷(Under-cut)부
27b : 베이스 연결부 29, 129 : 베이스 오믹전극
33, 133 : 에미터 반도체전극 35, 135 : 에미터
37, 137 : 에미터 절연막 39, 139 : 에미터 오믹전극
71 : 분리 도랑 73 : 제1 측벽절연막
75 : 제2 측벽절연막 77 : 측벽 산화막
79, 179 : 보호막 81, 181 : 베이스 단자
83, 183 : 에미터 단자 85, 185 : 컬렉터 단자
91, 191 : (질화)마스킹 막 93 : 규소 산화막
113a : 컬렉터 싱커 영역 115a : 컬렉터 영역
115b, 113b : 단결정 규소막 135a : 제2 에미터
191a : 제1 마스킹 막 191b : 제2 마스킹 막
이와 같은 종래 기술의 문제점을 해결하고, 상기 목적들을 달성하기 위하여 본 발명은 컬렉터, 베이스, 에미터를 포함하는 이종접합 혹은 동종접합 바이폴라 트랜지스터를 제조하는데 있어서, 제1전도형 반도체 물질로 컬렉터를 형성하는 단계와, 상기 컬렉터 위에 제2전도형 반도체 물질을 결정성장 시켜 베이스 활성영역과 제1 베이스 반도체전극으로 이루어진 베이스 박막을 형성하는 단계와, 상기 베이스 박막 중 베이스 활성 영역을 덮고 제1 베이스 반도체전극을 노출시키는 마스킹막을 형성하는 단계와, 상기 마스킹막을 마스크로하여, 선택적 결정성장법으로 상기 제1 베이스 반도체전극 위에 제2 베이스 반도체전극을 형성하는 단계와, 상기 제2 베이스 반도체전극 위에 금속을 스퍼터링하여 실리사이드를 포함하는 베이스 오믹전극을 형성하는 단계를 포함한다. 본 발명에 의하여 컬렉터, 베이스 에미터를 포함하는 접합형 바이폴라 소자는 제1전도형 반도체 물질을 포함하는 컬렉터와, 상기 컬렉터와 접촉하고 제2전도형 반도체 물질을 포함하는 베이스와, 상기 진성 베이스의 측면으로 연장되고 불순물이 주입된 제2전도형 반도체 물질을 포함하는 제1 베이스 반도체 전극과, 상기 제1 베이스 반도체 전극 위에만 선택적으로 형성된 제2 베이스 반도체 전극과, 상기 제2 베이스 반도체 전극 위에 형성된 금속을 포함하는 베이스 오믹전극과, 상기 베이스와 상기 제1 베이스 반도체 전극을 구분하며, 에미터 영역을 정의하는 마스킹막과, 상기 에미터 영역에서 베이스와 접촉하는 제1전도형 반도체 물질을 포함하는 에미터와, 상기 에미터 영역을 통하여 상기 에미터와 접촉하는 불순물을 포함하는 제1전도형 반도체로 이루어진 에미터 반도체 전극을 포함하는 것을 특징으로 한다. 이하 본 발명에 의한 바이폴라 소자의 제조 공정을 나타내는 단면도들인 도 5a 및 5g를 참조한 실시 예들을 통하여 자세히 설명하면 다음과 같다.
실시 예1
p- 형 규소 기판(101)에 arsenic 이나 phosphorous와 같은 n+ 형 불순물을 이온주입하고 확산하여 매몰 컬렉터(111)를 형성한다. 매몰컬렉터(111)가 형성된 기판(101)에 규소를 성장시켜 컬렉터박막(110)을 형성한다(도 5a).
상기 컬렉터 박막에서 활성소자영역(active device region) 이외 부분을 열산화공정(LOCOS)으로 컬렉터 활성영역(115)이 될 부분과 컬렉터싱커(113)가 될 부분 이외의 영역에 컬렉터 절연막(필드산화막)(117)을 형성한다. 컬렉터 싱커(113)에 상응하는 부분이 개방된 감광막 마스크를 사용하여 arsenic 이나 phosphorous와 같은 n+ 형 불순물을 주입한 후 열처리로 확산시킨다. 진성(Intrinsic) 컬렉터(115) 영역이 개방된 감광막 마스크로 arsenic 이나 phosphorous와 같은 n형 불순물을 이온 주입하고 열처리로 확산한다(도 5b).
컬렉터(115)와 컬렉터 싱커(113) 그리고, 컬렉터 절연막(117)이 형성된 기판 전면에 베이스 박막(120)을 형성한다. 동종접합 바이폴라 소자를 형성할 경우에는 붕소(boron)가 도핑된 규소로 이루어진 베이스 박막(120)을 성장시킨다. 이종접합 바이폴라 소자를 형성할 경우에는, 불순물이 첨가되지 않은 규소-게르마늄(i-SiGe) 층, 붕소가 다량 포함된 p+ 형 규소-게르마늄(p+ SiGe) 층 그리고, 불순물이 첨가되지 않은 규소(i-Si) 층으로 이루어진 베이스 박막(120)을 성장시킨다. 규소-게르마늄으로 베이스 박막(120)이 성장할 경우에는 베이스 박막(120)의 두께, 게르마늄의 함량분포 및 도핑 농도를 균일하게 형성하기 위해서 규소(Si)로 이루어진 씨앗 박막을 먼저 형성하고, 베이스 박막(120)을 형성하는 것이 바람직하다. 결국, 이종접합 바이폴라 소자의 경우에는 베이스 박막(120)의 구조는 아래에서 위 방향으로 순차적으로 씨앗박막인 i-Si층과, i-SiGe / p+ SiGe 으로 이루어진 베이스 층 그리고, 나중에 에미터가 될 i-Si층 순서로 성장된 구조를 갖는다. 상기 베이스 박막(120)을 베이스 전극 영역을 정의하는 감광막을 마스크로 패턴한다(도 5c).
상기 베이스 박막(120)이 형성되고, 베이스부 및 베이스 전극부 외의 영역에 있는 베이스 박막이 제거된 기판 전면에 규소산화물과 규소질화물 중 적어도 어느 하나를 포함하는 박막을 증착하고, 베이스 영역을 정의하는 감광막 마스크로 패턴하여 활성 베이스(125)와 컬렉터 싱커(113)을 덮는 마스킹막(191)을 형성한다. 따라서, 상기 마스킹막(191)은 베이스 박막(120)을 베이스 활성영역(125)과 제1베이스 반도체 전극(123a)으로 정의하게 된다. 상기 베이스(125)와 컬렉터싱커(113)를 덮는 마스킹막(191)을 마스크로하여 붕소(boron) 불순물을 도핑할 때 사용하는 BF2이온을 주입하여 상기 제1베이스 반도체 전극(123a)을 p++ 형으로 변환시키기도 한다. 이 때, 마스킹막(191) 가장자리와 컬렉터 절연막 사이의 노출된 베이스 박막(120) 영역을 통하여 주입된 불순물은 컬렉터(115) 영역까지 확산되어 p++ 형 연결부(127)가 형성된다(도 5d).
노출된 제1베이스 반도체 전극(123a) 위에만 선택적으로 인시튜(in-situ)로 붕소가 도핑된 제2 베이스 반도체 전극(123b)을 성장한다. 제2베이스 반도체 전극(123b)은 규소, 규소-게르마늄 그리고, 게르마늄 중 적어도 어느 하나를 포함한다. 그리고나서, TiN과 Ti를 순차적으로 스퍼터링하고, 열처리한 후 습식식각하여, 제2베이스 반도체 전극(123b) 위에만 티타늄 실리사이드(TiSi2)로 이루어진 베이스 오믹전극(129)을 선택적으로 형성한다. 이 때, 제2베이스 반도체 전극(123b)은 TiSi2로 이루어진 베이스 오믹전극(129) 형성 시 실리사이드가 응집 (agglomeration)되어 초미세한 베이스 박막을 관통하여 컬렉터(115)까지 접촉됨으로써 베이스-컬렉터 사이에 Schottky 접합이 형성되는 것을 방지한다. 한편, 제2베이스 반도체전극(123b)은 마스킹막(191)이 덮고 있는 베이스 활성영역(125) 위에는 형성되지 않기 때문에, 베이스(125)의 두께를 얇게 유지하여 고속화를 실현할 수 있다. 한편, 베이스 오믹전극(129)용 물질로는 코발트(Co)나 니켈(Ni)이나 백금(Pt) 또는 텅스텐(W)을 포함하는 실리사이드 박막을 사용할 수도 있다(도 5e).
실리사이드로 이루어진 베이스 오믹전극(129)이 형성된 기판 전면에 규소산화물 또는 규소질화물을 증착하여 에미터 절연막(137)을 형성한다. 그리고, 에미터 영역을 정의하는 감광막을 마스크로 에미터 절연막(137)과 그 밑에 있는 베이스를 덮는 마스킹막(191)을 식각하여 에미터 영역을 개구한다. 다결정 n+ 형 실리콘을 형성하고 에미터 반도체 전극(133)을 정의하는 감광막을 마스크로 패턴한다. 그리고, 열처리하여 에미터 반도체 전극(133)에 포함되어 있는 n+형 불순물을 베이스(125)의 최상부에 있는 i-Si층으로 확산시켜 에미터(135)를 완성한다(도 5f).
상기 에미터 반도체전극(133)이 형성된 기판 전면에 규소산화물이나 규소질화물과 같은 절연물질로 보호막(179)를 증착하고, 감광막을 마스크로 보호막(179), 에미터 절연막(137) 혹은, 컬렉터 싱커를 덮는 마스킹막(191)들을 패턴하여 베이스 접촉창(contact window), 에미터 접촉창 그리고, 콜렉터 접촉창들을 형성한다. 그 다음에 표준세척 공정으로 표면을 세척한 후에 티타늄(Ti), 질화티타늄(TiN), 티타늄-텅스텐(TiW), 백금(Pt), 니켈(Ni), 코발트(Co), 크롬(Cr)들중 선택된 적어도 어느 하나를 포함하는 장벽금속(barrier metal)과, 알루미늄(Al), Al-1%Si, 구리(Cu) 및 금(Au)들 중 선택된 적어도 어느 하나를 포함하는 금속을 증착하고 열처리한 후 패턴하여 베이스 단자(181), 에미터 단자(183) 그리고, 컬렉터 단자(185)를 형성한다(도 5g). 불산(HF)용액을 사용하는 상기 표준세척공정(standard cleaning) 중에 실리사이드로 형성된 베이스 오믹전극(129)이 손상되는 경우가 발생할 수 있으므로 베이스 단자(181)를 증착하기 전에 Ti 및 TiN (또는 기타 앞에서 언급한 실리사이드)을 스퍼터링으로 증착하고 열처리 한 후 습식식각하여 티타늄 실리사이드박막을 재형성함으로써 베이스 오믹전극(129)과 베이스 단자(181)와의 연결을 확실시하게 할 수도 있다.
실시 예 2
본 발명을 적용하는 바이폴라 소자를 제조하는데 있어서, 실제 공정상 편의를 위하여 다음과 같이 방법적으로 변화를 가할 수 있다. 본 실시 예에서는 본 발명의 기술적 핵심 사항인 베이스 마스킹막에 관련된 사항에 대하여 자세히 살펴본다.
베이스(125) 및 컬렉터 싱커(113)를 덮는 마스킹막(191)을 규소산화물을 포함하는 제1막(191a)과, 규소질화물을 포함하는 제2막(191b)이 적층된 형상으로 형성할 수 있다. 이것은 에미터 영역을 개구하는 공정에서, 에미터 절연막(137)과 베이스 마스킹막(191a,191b)을 순차적으로 식각하고 난 후 베이스(125)의 표면에 손상이 없게 하기 위함이다. 즉, 규소산화물로 형성된 에미터 절연막(137)과 규소질화물을 포함하는 제2막(191b)은 건식 식각법으로 제거하고, 산화막인 제1막(191a)은 습식 식각법으로 제거하여 베이스(125) 표면의 손상을 최소화 할 수 있다. 본 실시예에 의하여 제조된 바이폴라 소자는 도 6에 도시된 바와 같은 구조를 갖는다.
실시 예 3
실시 예 1에서는 불순물(dopant) 농도가 ~1021cm-3정도로 높은 에미터 반도체 전극내의 불순물이 베이스 박막 상부의 i-Si 층에 확산되어 n형 에미터로 전환되면서 동시에 i-Si 층 밑에 있는 통상 불순물 농도가 ~1019cm-3정도로 높은 규소-게르마늄 내의 불순물 또한 i-Si 층에 확산되어 n+p 접합이 형성됨으로써 에미터-베이스 접합부의 캐패시턴스가 증가되는 것이다. 본 실시 예에서는 에미터를 형성하는데 있어서 불순물 농도가 낮게 도핑된 에미터 층을 성장함으로써 에미터-베이스 접합부의 캐패시턴스를 감소 시켜 낮은 컬렉터 전류에서도 소자의 차단주파수를 향상시키고자 하는 것이다. 이를 위하여 제조 공정사에 변화를 가할 수 있는 다른 제조 방법에 대하여 살펴본다. 본 실시 예에 의한 제조 방법을 나타내는 단면도인 도 7a 및 도 7c를 참조하여 설명하면 다음과 같다.
실시 예1에서 도 5e 이후에 에미터 절연막(137)을 증착하고 패턴하여 에미터 영역을 개구하여 베이스(125)를 노출시킨다(도 7a).
그리고 나서, arsenic 이나 phosphorous와 같은 n형 불순물이 in-situ로 ~1018cm-3정도로 도핑된 단결정 실리콘으로 제2 에미터(135a)를 개구된 부분에만 선택적으로 성장시킨다(도 7b).
그 후에, 다결정성 실리콘을 전면에 증착하고 패턴하여, 에미터 반도체 전극(133)을 형성할 수도 있다(도 7c).
본 실시 예에 의한 또 다른 제조 방법으로, 에미터 영역이 개구된 후에, 상기 예와 같은 선택적 성장이 아니고, 기판 전면에 arsenic 이나 phosphorous와 같은 불순물이 ~1018cm-3정도로 도핑된 제2에미터용 규소박막을 증착하고, 다시 arsnic 이나 phosphorous와 같은 불순물이 ~1021cm-3정도로 도핑된 에미터 반도체전극용 다결정성 규소 박막을 연속으로 증착하고, 패턴하여 제2 에미터(135a)와 에미터 반도체 전극(133)을 형성할 수도 있다. 이 경에는 도 8에서와 같은 구조를 갖는 바이폴라 소자가 형성된다.
실시 예 4
본 실시 예에서는 컬렉터 활성 영역을 정의하는 다른 방법에 대하여 살펴본다. 흔히, 실시 예 1에서 언급한 컬렉터 활성 영역 정의 방법은 LOCOS 방법이라고 한다. 본 실시 예에 의한 제조 방법을 나타내는 단면도인 도 9a 및 9c를 참조하여 설명하면 다음과 같다.
매몰컬렉터(111)가 형성된 기판 전면에 규소산화막으로 컬렉터 절연막(117)을 증착한다. 컬렉터 활성 영역 및 컬렉터 싱커부를 정의하는 감광막을 마스크로 컬렉터 절연막(117)을 패턴하여 컬렉터 영역(115a) 및 컬렉터 싱커 영역(113a)을 정의하고 노출 시킨다(도 9a).
n형 규소를 선택적 결정성장법으로 상기 패턴된 컬렉터 영역 및 컬렉터 싱커 영역 표면의 규소에만 단결정 규소막(115b, 113b)을 성장시킨다. 성장된 단결정 규소막(115b, 113b)은 개구된 부분을 완전히 채우기 위해, 우선 컬렉터 절연막(117)보다 높게 과성장되는 것이 보통이다(도 9b).
단결정 실리콘이 버섯모양으로 과성장되어 돌출된 부분을 화학적-기계적 연마(CMP) 공정을 수행하여 평탄화 시킨다. 그럼으로써, 컬렉터 절연막(117), 컬렉터(115) 그리고, 컬렉터 싱커(113)을 형성한다(도 9c). 이후에는 실시 예1과 동일한 방법으로 바이폴라 소자를 완성한다.
이상에서 주로 NPN 접합을 갖는 바이폴라 소자에 대하여 여러 가지 실시 예들에의한 제조공정들을 설명하였으나 본 발명의 사상에 벗어남이 없이 PNP 접합을 갖는 바이폴라 소자 등 다양한 실시 예들이 있을 수도 있음은 이 분야에 통상적인 지식을 가진 자는 쉽게 알 수 있을 것이다.
본 발명은 규소를 에미터로 사용하고, 인-시튜(in-situ)로 도핑되면서 성장된 에피텍셜(epitaxial) 초미세(ultra-thin) 규소 혹은 규소-게르마늄 박막을 베이스로 사용하는 동종접합 혹은 이종접합 바이폴라 소자를 제공한다. 결정 성장법으로 베이스박막을 형성하기 때문에 이온주입법을 사용할 때보다 베이스의 두께를 얇게 할 수 있다. 그럼으로써, 차단주파수(fT)와 최대공진주파수(fmax)를 증가시킬 수 있게되어, 소자의 고속화와 고주파화를 달성할 수 있다. 규소산화물로 이루어진 컬렉터 절연막(필드산화막) 위에 규소-게르마늄으로 이루어진 베이스 박막을 성장할 때에는 규소-게르마늄이 잘 응집되지 않는다. 이로 인해, 규소-게르마늄 박막을 필드산화막과 규소 컬렉터 박막으로 구성된 기판에 성장할 때, 규소로 이루어진 컬렉터 박막 위에서만 선택적으로 성장되거나, 혹은 필드산화막 위에서보다 규소로 이루어진 컬렉터 박막 위에서 더욱 두껍게 성장되어 임계 두께(critical thickness) 즉, Si 위에 SiGe이 성장될 때 주어진 Ge 함량에서 SiGe이 Si에 격자부정합(misfit dislocation)으로 인한 결함(defect)이 없이 성장할 수 있는 최대 두께를 초과함으로써 SiGe 박막내에 결함이 생기기 쉽다. 이를 방지하기 위해, 먼저 규소로 이루어진 씨앗박막(seed layer)을 성장한 후에 규소-게르마늄을 성장하여 베이스 박막의 예정된 두께 및 성분 등이 균일하게 되도록 개선하였다. 그럼으로써, 소자 성능의 균일성과 재현성 증가시켰다. 더욱이 성장속도가 매우 느리고 공정이 까다로운 선택적 박막성장법(selective epitaxial growth: SEG)으로 SiGe 베이스 박막을 성장시키는 종래의 제조방법보다 생산 수율이 향상된다.
특히, 자기정렬법으로 티타늄실리사이드(Titanium silicide: TiSi2)를 생성하는 공정 즉 티타늄샐리사이드(Titanium salicide) 공정을 사용하여 베이스 오믹전극을 정확하게 에미터 반도체 전극과 가까이 정렬하기 위하여 초미세(ultra-thin)한 규소-게르마늄 베이스 반도체 전극 위에 TiSi2박막으로 베이스 오믹전극을 형성할 때, 스퍼터링 되어 증착된 Ti와 그 밑에 있는 Si이 열처리 공정시 반응하여 TiSi2가 형성되며 동시에 응집(agglomeration)으로 인해 TiSi2베이스 오믹전극이 베이스 박막을 관통하여 컬렉터와 맞닿게 된다. 이럴경우 소자성능의 저하되는데, 이를 방지하기 위하여 TiSi2베이스 오믹전극을 형성하기 전에 불순물을 인시튜(in-situ)로 도핑한 규소 혹은 규소-게르마늄 혹은 게르마늄 중 어느 하나로 이루어진 제2베이스 반도체전극을 베이스 오믹전극이 형성될 예정 영역에만 선택적으로 성장시킨다. 그리고 나서 실리사이드를 형성하기 때문에, 상기 실리사이드의 관통 문제를 방지하여 공정의 신뢰성 및 안정화를 이루었다. 그리고, 제작 공정상의 열처리 온도를 저온화하기 위해 인시튜로 불순물을 도핑하면서 에미터 박막을 형성함으로써 베이스 박막내의 불순물 확산을 최소화 하면서 에미터 기생저항을 최소화하여 소자의 고속화 및 저잡음화를 이룰 수 있다.

Claims (13)

  1. 제1형 반도체 물질로 컬렉터를 형성하는 단계와;
    상기 컬렉터 위에 제2형 반도체 물질로 베이스 박막을 형성하는 단계와;
    상기 베이스 박막 중 제1 베이스 반도체전극은 노출시키고, 베이스 활성 영역을 덮는 마스킹막을 형성하는 단계와;
    선택적 결정성장법으로 상기 제1 베이스 반도체전극 위에 제2 베이스 반도체전극을 형성하는 단계와;
    상기 제2 베이스 반도체전극 위에 금속을 스퍼터링하여 실리사이드를 포함하는 베이스 오믹전극을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 마스킹막을 형성한 후에, 상기 마스킹막을 마스크로하여 상기 노출된 제1 베이스 반도체전극에 불순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 소자 제조 방법.
  3. 제 1항에 있어서, 상기 컬렉터 위에 베이스 박막을 형성하는 단계는,
    제2 전도형 규소를 포함하는 반도체층을 형성하는 단계와;
    상기 반도체층 위에 불순물이 포함되지 않은 규소를 포함하는 예비 예메터 층을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 소자 제조 방법.
  4. 제 1항에 있어서, 상기 컬렉터 위에 베이스 박막을 형성하는 단계는,
    규소를 포함하는 씨앗층을 형성하는 단계와;
    상기 씨앗층 위에 불순물이 포함되지 않는 규소-게르마늄을 포함하는 진성층을 형성하는 단계와;
    상기 진성층 위에 불순물이 다량 첨가된 제2 전도형 규소-게르마늄을 포함하는 불순물 반도체층을 형성하는 단계와;
    상기 불순물 반도체층 위에 불순물이 포함되지 않은 규소를 포함하는 예비 에미터 층을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 소자 제조 방법.
  5. 제 1항에 있어서,
    상기 마스킹막은 규소산화물을 포함하는 제1 마스킹막과, 규소질화물을 포함하는 제2 마스킹막을 적층하여 형성하고;
    상기 보호막과 상기 제2 마스킹막을 연속으로 제거한 후에, 상기 제1 마스킹막을 제거하는 것을 특징으로 하는 바이폴라 소자 제조 방법.
  6. 제 1항에 있어서,
    상기 베이스 오믹전극이 형성된 기판 전면에 에미터 절연막을 도포하고, 상기 에미터 절연막 및 상기 마스킹막을 패턴하여 에미터 영역을 정의하는 단계와;
    상기 에미터 영역에만 선택적으로 제1전도형 불순물이 포함된 반도체 물질로 에미터를 형성하는 단계와;
    상기 에미터 위에 상기 제1형 불순물이 다량 포함된 반도체물질로 에미터 반도체전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 소자 제조 방법.
  7. 제 1항에 있어서,
    상기 베이스 오믹전극이 형성된 기판 전면에 에미터 절연막을 도포하고, 상기 에미터 절연막 및 상기 마스킹막을 패턴하여 에미터 영역을 정의하는 단계와;
    상기 에미터 영역이 정의된 기판 전면에 제1전도형 불순물이 포함된 반도체 물질로 에미터 층을 증착하고, 제1전도형 불순물이 다량 포함된 반도체 물질로 에미터 반도체 층을 연속 증착하는 단계와;
    상기 에미터 층과 상기 에미터 반도체 층을 패턴하여 에미터 반도체전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 소자제조 방법.
  8. 제1형 반도체 물질을 포함하는 컬렉터와;
    상기 컬렉터와 접촉하고 제2형 반도체 물질을 포함하는 활성 베이스와;
    상기 활성 베이스의 측면으로 연장되고 불순물이 주입된 제2형 반도체 물질을 포함하는 제1 베이스 반도체 전극과;
    상기 활성 베이스를 덮고 있어 상기 제1 베이스 반도체 전극을 구분하며, 에미터 영역을 정의는 마스킹막과;
    상기 제1 베이스 반도체 전극 위에만 선택적으로 형성된 제2 베이스 반도체 전극과;
    상기 제2 베이스 반도체 전극 위에 형성된 금속을 포함하는 실리사이드 베이스 오믹전극과;
    상기 베이스 오믹 전극과 마스킹막을 덮고 있는 에미터 절연막과;
    상기 에미터 절연막과 마스킹막이 덮고 있는 일부분이 개구되어 형성된 에미터 영역에서 베이스와 접촉하는 제1전도형 반도체 물질을 포함하는 에미터와;
    상기 에미터 영역을 통하여 상기 에미터와 접촉하는 불순물을 포함하는 제1전도형 반도체로 이루어진 에미터 반도체 전극을 포함하는 것을 특징으로 하는 바이폴라 소자.
  9. 제 8항에 있어서, 상기 베이스는,
    제2 전도형 규소를 포함하는 반도체층과;
    상기 반도체층 위에 불순물이 포함되지 않은 규소를 포함하는 예비 에미터 층을 포함하는 것을 특징으로 하는 바이폴라 소자.
  10. 제 8항에 있어서, 상기 베이스는,
    규소를 포함하는 씨앗층과;
    상기 씨앗층 위에 형성된 불순물이 포함되지 않은 규소-게르마늄을 포함하는 진성층과;
    상기 진성층 위에 형성된 불순물이 포함된 규소-게르마늄을 포함하는 불순물층과;
    상기 불순물층 위에 불순물이 도핑되지 않은 규소를 포함하는 예비 에미터층을 포함하는 것을 특징으로 하는 바이폴라 소자.
  11. 제 8항에 있어서,
    상기 마스킹막은 규소질화물을 포함하는 제1 마스킹막과, 규소산화물을 포함하는 제2 마스킹막이 적층된 것을 특징으로 하는 바이폴라 소자.
  12. 제 8항에 있어서,
    상기 에미터 영역에는 베이스와 접촉하고 있는 불순물이 포함된 제1전도형 반도체 층이 선택적으로 형성되어 상기 제1전도형 에미터 반도체전극과 접촉된 것을 특징으로 하는 바이폴라 소자.
  13. 제 8항에 있어서, 상기 에미터 반도체 전극은,
    에미터 영역에서 베이스와 접촉하고 있는 불순물이 포함된 제1 전도형 반도체 층과 불순물이 다량 포함된 제1전도형 반도체 층으로 이루어진 것을 특징으로 하는 바이폴라 소자.
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