KR20010026018A - 반도체 칩 패키지 - Google Patents

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Abstract

종래와 동일한 사이즈의 반도체 칩 패키지에 종래의 2배 이상되는 리드들을 형성하고 리드들이 종래와 동일한 피치를 갖도록 포밍공정을 통해 리드들의 접속부분을 적어도 2개 이상의 열로 만듦으로써, 현재의 파인 피치 패키지 모듈의 실장기술 만으로도 하이핀화를 실현 할 수 있다.
또한, 반도체 칩 패키지의 리드들의 개수가 증가되면 인쇄회로기판에 고밀도 실장이 가능하여 전자, 정보 기기를 소형, 박형화시킬 수 있다.

Description

반도체 칩 패키지{Semiconductor chip package}
본 발명은 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 동일 사이즈의 반도체 칩 패키지에서 리드들 간의 피치는 동일하게 유지하면서 리드들의 개수만을 2배 이상으로 증가시켜 반도체 칩 패키지의 하이핀화를 실현한 반도체 칩 패키지에 관한 것이다.
최근, 전자·정보기기의 메모리용량이 대용량화되어 감에 따라 DRAM 및 SRAM과 같은 반도체 칩이 고집적화되고 있어 반도체 칩의 사이즈가 점점 커지고 있다. 그럼에도 불구하고, 전자·정보기기의 소형화, 경량화에 추세에 따라 반도체 칩을 포장하는 패키징 기술은 경박단소화 및 고신뢰성이 요구되고 있는 실정이다.
또한, 전자·정보기기의 고기능화에 따라 반도체 칩 패키지의 하이핀(high pin)화가 진행되어 왔으며, 도 1에 도시된 바와 같이 사방에 리드들(23)이 형성된 기존의 QFP(quad flat package; 1)로서는 반도체 칩 사이즈를 그대로 유지하면서 반도체 칩 패키지의 하이핀 요구를 더 이상 충족시킬 수 없는 한계에 이르렀다.
그래서, 최근에는 생산원가 및 생산성이 우수한 QFP 및 TSOP들과 같은 플라스틱 패키지를 포기하고 하이핀의 요구를 충족시킬 수 있고, 패키지의 크기가 반도체 칩 크기의 120％에 근접하는 볼 그리드 어레이(Ball Gride Array)등과 같은 칩 스케일 패키지(chip scale package)가 개발되고 있다.
따라서, 본 발명의 목적은 QFP와 TSOP등과 같은 일반적인 플라스틱 패키지에서 반도체 칩 패키지의 크기 및 리드들 간의 피치는 그대로 유지하면서 리드들의 개수만을 2배 이상으로 증가시켜 하이핀화를 실현하는데 있다.
본 발명의 다른 목적은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해 질 것이다.
도 1은 종래의 QFP의 구조를 개략적으로 나타낸 평면도.
도 2는 본 발명에 의한 QFP 구조를 나타낸 평면도.
도 3은 본 발명의 제 1 실시예에 의한 QFP를 나타낸 사시도.
도 4는 도 3을 Ⅳ-Ⅳ선으로 절단한 QFP를 나타낸 단면도.
도 5a는 본 발명의 제 1 실시예에 의한 QFP가 실장되는 인쇄회로기판의 구조를 나타낸 평면도.
도 5b는 제 5a에 도시된 인쇄회로기판에 제 1 실시예에 의한 QFP가 실장된 상태를 나타낸 단면도.
도 6은 본 발명의 제 2 실시예에 의한 멀티 칩 패키지의 구조를 나타낸 단면도.
도 7a는 본 발명의 제 2 실시예에 의한 멀티 칩 패키지가 실장되는 인쇄회로기판의 구조를 나타낸 평면도.
도 7b는 제 7a에 도시된 인쇄회로기판에 제 2 실시예에 의한 멀티 칩 패키지가 실장된 상태를 나타낸 단면도.
이와 같은 목적을 달성하기 위한 반도체 칩 패키지는 적어도 한 개 이상의 반도체 칩과, 접착제를 개재하여 반도체 칩과 부착되며 반도체 칩의 입·출력 단자 역할을 하는 리드들이 구비된 리드프레임과, 반도체 칩과 리드들을 전기적으로 연결시키는 와이어, 반도체 칩과 와이어 및 리드들의 일단 소정부분을 감싸는 몰딩물을 포함하는데, 포밍공정에서 리드들의 절곡률을 서로 다르게 하여 리드들 중 인쇄회로기판과 접속되는 접속부분을 적어도 2열이상으로 배열하고, 각 열에 형성된 리드들의 접속부분들 간의 피치는 서로 동일하게 형성한다.
이하, 본 발명에 의한 반도체 칩 패키지의 구조를 첨부된 도면 도 2 내지 도 7을 참조하여 설명하면 다음과 같다.
제 1 실시예에 의한 QFP(100)는 도 4에 도시된 바와 같이 리드프레임(120), 접착제(130)에 의해 리드프레임(120)의 소정부분에 접착되며 상부면의 가장자리를 따라 사방에 복수개의 본딩패드들(115)이 형성된 반도체 칩(110), 본딩패드들(115)과 리드프레임(120)을 전기적으로 연결시키는 도전성 재질의 와이어(140) 및 반도체 칩(110)과 와이어(140) 및 리드프레임(120)의 소정부분을 감싸는 몰딩물(150)로 구성된다.
여기서, 리드프레임(120)은 반도체 칩(110)과 대응되는 형상으로 형성되고 일면에 반도체 칩이 접착되는 다이패드(122)와, 다이패드(122)의 테두리를 따라 사방에 일렬로 배열되고 와이어(140)에 의해서 반도체 칩(110)과 전기적으로 연결되는 리드들(125,128)로 구성된다.
본 발명에 따르면, 제 1 실시예에 의한 리드들(125,128)의 폭을 도 1에 도시된 종래의 리드들(23)의 폭보다 작게 형성하여 다이패드(122)의 한변에 형성되는 리드들의 개수를 도 1에서 QFP(1)의 한변에 형성되는 리드들(23) 개수의 거의 2배가되도록 한다. 그리고, 도 2에 도시된 바와 같이 홀수번째 위치한 리드들(125) 사이의 피치(b) 및 짝수번째 리드들(128) 사이의 피치는 도 1에 도시된 리드들(23) 사이의 피치(a)와 동일하게 형성된다.
이와 같이 구성된 제 1 실시예에 의한 반도체 칩 패키지의 조립과정에 대해 설명하면 다음과 같다.
먼저, 도 4에 도시된 바와 같이 절연성 재질의 접착제(130)를 이용하여 다이패드(122)의 상부면과 반도체 칩(100)의 하부면을 상호 접착시킨다.
그리고, 와이어(140)를 생성하는 캐필러리(도시 안됨)를 이용하여 와이어(140)의 일단을 각 본딩패드들(115)에 본딩시키고 캐필러리를 리드(125,128) 쪽으로 이동시켜 각 리드들(125,128)의 일단부에 와이어(140)의 타단을 본딩시킴으로써, 반도체 칩(110)과 리드들(125,128)을 전기적으로 도통시킨다.
이후, 반도체 칩(110)과 와이어(140) 및 리드들(125,128)의 단부 소정부분을 에폭시 몰딩 컴파운드로 감싸 경화시켜 반도체 칩(110)과 와이어(140) 및 리드들(125,128)의 외부에 몰딩물(150)을 형성함으로써, 이들을 외부환경으로부터 보호한다.
이어, 리드들(125,128)을 연결시키는 댐바(도시 안됨)를 절단하는 트림공정을 진행한다.
이와 같이 트림공정이 완료되면, 본 발명에 따라 몰딩물(150)의 각변으로 노출된 복수개의 리드들(125,128) 중 짝수번째 형성된 리드들(128)만을 도 2와 도 4에 도시된 바와 같이 "Ｊ"자 형상으로 절곡시키는 1차 포밍공정을 진행하고, 나머지 리드들, 즉 홀수번째 위치한 리드들(125)을 "Ｓ"자 형상으로 절곡시키는 2차 포밍공정을 진행한다.
이때, 도 5에 도시된 인쇄회로기판(300)의 접속패드들(320)과 납땜에 의해 접속되는 리드들(125,128)의 접속부분(125a,125a)이 2열을 이루도록 1, 2차 포밍공정을 통해서 짝수번째 리드들(128)의 접속부분(128a)을 홀수번째 리드들(125)의 접속부분(125a)보다 안쪽에 위치시킨다.
즉, 1, 2차 포밍공정이 완료되면 도 4에 도시된 바와 같이 짝수번째 형성된 리드들(128)의 하단부, 즉 접속부분(128a)은 몰딩물(150)과 인접하게 위치하게 되고, 홀수번째 형성된 리드들(125)의 접속부분(125a)은 짝수번째 형성된 리드들(128)의 접속부분(128a) 바깥쪽에 위치하게 된다.
또한, 1, 2차 포밍공정이 완료된 QFP(100)에서 홀수번째 리드들(125) 간의 피치(b) 및 짝수번째 리드들(128) 간의 피치는 도 1에 도시된 QFP(1)의 리드들(23) 피치와 동일하게 된다.
이와 같은, 홀수번째 위치한 리드들(125)과 짝수번째 위치한 리드들(128)이 서로 다른 형상의 포밍되어 하나의 QFP(100)에서 리드들(125,128)의 접속부분(125a,128a)이 2열로 배열되면, 이러한 QFP(100)가 실장되는 인쇄회로기판(300)의 접속패드들(320)도 리드들(125,128)과 대응되도록 도 5a에 도시된 바와 같이 2열로 배열되어야 한다.
이를 좀더 상세히 설명하면, 도 5a에 도시된 바와 같이 인쇄회로기판(300)의 소정영역에 QFP(100)와 대응되는 형상, 즉 정사각형 형상을 이루도록 제 1 접속패드들(325)을 형성하고, 이들 제 1 접속패드들(325) 간의 피치는 QFP(100)에서 홀수번째 형성된 리드들(125)의 피치(b)와 동일하게 형성된다.
그리고, 제 1 접속패드들(325)과 소정간격 이격되어 제 1 접속패드들(325)의 안쪽에 제 2 접속패드들(328)이 형성되는데, 제 2 접속패드들(328)은 제 1 접속패드들(325)과 엇갈리도록 제 1 접속패드들(325) 사이에 형성하며, 제 2 접속패드들(328) 간의 피치는 QFP(100)에서 짝수번째 형성된 리드들(128)의 피치와 동일하다.
접속패드들(120)이 상술한 바와 같이 형성된 인쇄회로기판(300) 상에 제 1 실시예에 의한 QFP(100)를 실장하면, 도 5b에 도시된 바와 같이 "Ｊ"형상으로 절곡된 짝수번째 리드들(128)은 제 2 접속패드들(328)과 납땜에 의해 접속되고, "Ｓ"자 형상으로 절곡된 홀수번째 리드들(125)은 제 1 접속패드들(325)과 납땜에 의해 접속된다.
이와 같이, 포밍공정을 통해 반도체 칩 패키지의 리드들을 적어도 2개 이상의 열로 만들 경우, 동일한 반도체 칩 패키지 사이즈에서 동일한 피치로 리드들을 형성하여도 리드들의 수가 적어도 2배 이상 증가되어 일반적인 플리스틱 패키지의 하이핀화를 실현할 수 있을 뿐만 아니라 고밀도 실장도 가능하다.
한편, 제 2 실시예는 하나의 패키지에 적어도 2개 이상의 반도체 칩을 적층시며 형성한 멀티 칩 패키지에 관한 것으로, 멀티 칩 패키지(200)는 도 6에 도시된 바와 같이 일면 소정부분에 본딩패드들(215,225)이 복수개 형성된 적어도 2개 이상의 반도체 칩들(210,220), 접착제(230)에 의해 반도체 칩(210,220)의 일면에 각각 하나씩 부착되는 리드프레임들, 각 반도체 칩들(210)의 본딩패드들(215,225)과 리드프레임을 전기적으로 연결시키는 도전성 재질의 와이어(260) 및 2 개의 반도체 칩들(210,220)과 2개의 리드프레임의 소정부분 및 와이어(260)를 감싸는 몰딩물(270)로 구성된다.
여기서, 각 반도체 칩(210,220)의 일면에 접착되는 리드프레임들은 도 1에 도시된 QFP(1)에서 리드들(23)의 피치와 동일한 피치로 형성되고 와이어(260)에 의해서 반도체 칩(210,220)과 전기적으로 연결되는 복수개의 리드들(240,250)과, 리드들(240,250) 사이에 형성되어 리드들(240,250)을 연결시키는 댐바(도시 안됨)로 구성된다.
이와 같이 구성된 제 2 실시예에 의한 반도체 칩 패키지의 조립과정에 대해 설명하면 다음과 같다.
먼저, 도 6에 도시된 바와 같이 어느 하나의 반도체 칩(210) 중 본딩패드들(215)이 형성되지 않은 면에 양면 테이프를 부착하고 나머지 하나의 반도체 칩(220) 중 본딩패드들(225)이 형성되지 않은 면을 양면 테이프에 부착시켜 2개의 반도체 칩(210,220)을 수직으로 적층시킨다.
그리고, 각 반도체 칩들(210,220) 중 본딩패드들(215,225)이 형성된 타면에 절연성 접착제(230)를 이용하여 리드프레임을 부착한다.
이하, 설명의 편의상 도 5에서 양면 테이프를 기준으로 상부에 위치한 반도체 칩을 제 1 반도체 칩(210)이라하고, 제 1 반도체 칩(210)과 전기적으로 연결된 리드들을 제 1 리드(240)이라 하며, 또한 제 1 반도체 칩(210)의 하부에 부착된 반도체 칩을 제 2 반도체 칩(220)이라 하고, 제 2 반도체 칩(220)과 전기적으로 연결된 리드들을 제 2 리드(250)이라 한다.
여기서, 제 1 및 제 2 반도체 칩들(210,220) 각각에 리드프레임이 부착되면 제 1 리드들(240)과 제 2 리드들(250)은 도 6에 도시된 바와 같이 수직상태로 서로 마주보게 된다.
이와 같이, 제 1 및 제 2 반도체 칩(210,220)에 리드 프레임이 부착되면, 캐필러리(도시 안됨)를 이용하여 와이어(260)의 일단을 본딩패드(215,225)에 본딩시킨 후 캐필러리를 제 1 또는 제 2 리드(240,250) 쪽으로 이동시켜 각 리드들(240,250)의 일단부에 와이어(260)의 타단을 본딩시킴으로써, 제 1 반도체 칩(210)과 제 1 리드들(240)을 전기적으로 도통시키고, 제 2 반도체 칩(220)과 제 2 리드들(250)을 전기적으로 도통시킨다.
이후, 제 1, 제 2 반도체 칩(210,220)과 와이어들(260) 및 제 1, 제 2 리드들(240,250)의 단부 소정부분을 에폭시 몰딩 컴파운드로 감싸 경화시켜 제 1, 제 2 반도체 칩(210,220)과 와이어(260) 및 제 1, 제 2 리드들(240,250)의 외부에 몰딩물(270)을 형성함으로써, 이들을 외부환경으로부터 보호한다.
이어, 제 1, 제 2 리드들(240,250)을 연결시키는 댐바를 절단하는 트림공정을 진행한다.
이와 같이 트림공정이 완료되면, 본 발명에 따라 몰딩물(270)의 각변으로 노출된 복수개의 제 1 및 제 2 리드들(240,250) 중 제 2 리드들(250)을 "Ｊ"자 형상으로 절곡시키는 1차 포밍공정을 진행한 후 제 1 리드들(240)을 "Ｓ"자 형상으로 절곡시키는 2차 포밍공정을 진행한다.
이때, 도 7a에 도시된 인쇄회로기판(300)의 접속패드들(330)과 납땜에 의해 접속되는 제 1 제 2 리드들(240,250)의 접속부분(245,255)이 2열로 배열되도록 1, 2차 포밍공정을 통해서 제 2 리드들(240,250)의 접속부분(245,255)을 제 1 리드들(240,250)의 접속부분(245,255)보다 안쪽에 위치시킨다.
즉, 1, 2차 포밍공정이 완료되면 도 5에 도시된 바와 같이 제 1 리드들(240)의 하단부, 즉 접속부분(245)은 몰딩물(270)보다 바깥쪽에 위치하게 되고, 제 2 리드들(250)의 접속부분(255)은 몰딩물(270)의 단부와 대응되는 부분이나 몰딩물(270)의 안쪽에 위치된다.
이와 같은, 멀티 칩 패키지(200)의 제 1 리드들(240)과 제 2 리드들(250)이 서로 다른 형상의 포밍되어 하나의 멀티 칩 패키지(200)에서 제 1 및 제 2 리드들(240,250)의 접속부분(245,255)이 2열로 배열되면, 이러한 멀티 칩 패키지(200)가 실장되는 인쇄회로기판(300)의 접속패드들(330)도 리드들(240,250)과 대응되도록 도 7a에 도시된 바와 같이 2열로 배열되어야 한다.
이를 좀더 상세히 설명하면, 도 7a에 도시된 바와 같이 인쇄회로기판(300)의 소정영역에 멀티 칩 패키지(200)와 대응되는 형상, 예를 들어 정사각형 형상을 이루도록 제 1 접속패드들(340)을 형성하고, 이들 제 1 접속패드들(340) 간의 피치는 제 1 리드들(240)의 피치와 동일하게 형성된다.
그리고, 제 1 접속패드들(340)과 소정간격 이격되어 제 1 접속패드들(340)의 안쪽에 제 2 접속패드들(350)이 형성되는데, 제 2 접속패드들(350)은 제 1 접속패드들(340)과 대응되는 위치에 형성되며 제 2 접속패드들(350) 간의 피치는 제 2 리드들(250)의 피치와 동일하게 형성된다.
접속패드들(330)이 상술한 바와 같이 형성된 인쇄회로기판(300) 상에 제 2 실시예에 의한 멀티 칩 패키지(200)를 실장하면, 도 7b에 도시된 바와 같이 "Ｊ"형상으로 절곡된 제 2 리드들(250)은 제 2 접속패드들(350)과 납땜에 의해 접속되고, "Ｓ"자 형상으로 절곡된 제 1 리드들(240)은 제 1 접속패드들(340)과 납땜에 의해 접속된다.
이상에서 설명한 바와 같이 본 발명은 종래와 동일한 사이즈의 반도체 칩 패키지에 종래의 2배 이상되는 리드들을 형성하고 리드들이 종래와 동일한 피치를 갖도록 포밍공정을 통해 리드들의 접속면을 적어도 2개 이상의 열로 만듦으로써, 신규설비 투자 없이 반도체 칩 패키지의 하이핀화를 실현 할 수 있는 효과가 있다.
또한, 반도체 칩 패키지의 리드들의 개수가 증가되면 인쇄회로기판에 고밀도 실장 가능하여 전자, 정보 기기를 소형, 박형화시킬 수 있는 효과가 있다.

Claims (3)

  1. 일면 소정부분에 본딩패드들이 형성된 적어도 한 개 이상의 반도체 칩;
    접착제를 개재하여 상기 반도체 칩과 부착되며 상기 반도체 칩의 입·출력 단자 역할을 하는 리드들이 구비된 리드프레임;
    상기 본딩패드들과 상기 리드들의 일단에 본딩되어 상기 반도체 칩과 상기 리드들을 전기적으로 연결시키는 와이어;
    상기 반도체 칩과 상기 와이어 및 상기 리드들의 일단 소정부분을 감싸 외부환경으로부터 보호하는 몰딩물을 포함하며,
    상기 몰딩물을 형성한 후 진행되는 포밍공정에서 인접한 상기 리드들의 절곡률을 서로 다르게 하여 상기 리드들 중 인쇄회로기판과 접속되는 접속부분을 적어도 2열이상으로 배열하는 것을 특징으로 하는 반도체 칩 패키지.
  2. 제 1 항에 있어서, 상기 몰딩물의 내부에 하나의 상기 반도체 칩이 내장되고,
    상기 반도체 칩과 전지적으로 연결된 상기 리드들은 하나의 리드를 주기로 "Ｓ"자와 "J"자로 번갈아가며 포밍되는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제 1 항에 있어서, 상기 몰딩물의 내부에 제 1 반도체 칩과 제 2 반도체 칩이 수직으로 적층되고,
    상기 제 1 및 제 2 반도체 칩들은 적어도 한 개 이상의 상기 리드프레임들에 부착되고 상기 와이어에 의해서 상기 리드들과 전기적으로 연결되고,
    상기 리드들 중 상기 제 1 반도체 칩과 전기적으로 연결되는 리드
    들은 "Ｓ"자 형상으로 절곡되며,
    상기 리드들 중 상기 제 1 반도체 칩과 전기적으로 연결되는 리드들은 "Ｊ"자 형상으로 절곡되어 상기 제 1 리드들의 접속부분은 상기 제 2 리드들의 접속부분과 상기 몰딩물 사이에 위치하는 것을 특징으로 하는 반도체 칩 패키지.
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