KR20010024285A - 다수의 데이터 트레인을 시간 분할 멀티플렉스 필터링하는필터 및 이의 동작 방법 - Google Patents

Abstract

데이터 트레인의 값 또는 데이터 트레인으로부터 유도된 값을 버퍼 저장하기 위한 다수의 레지스터(3₀, 3₁, 3₂, 3₃) 및 가산기(5₀, 5₁, 5₂, 5₃)를 가지며 상기 레지스터와 가산기는 서로 번갈아 연결되어 체인을 형성하는, 시간 분할 멀티플렉싱에 의하여 1보다 큰 정수인 n개의 데이터 트레인을 필터링하는 필터에 있어서, 상기 레지스터는 n개의 그룹(3₀, 3₂; 3₁, 3₃)으로 분할되며, 각각의 그룹은 데이터 트레인의 값을 수신하기 위하여 데이터 채널(7₀, 7₁)에 할당되며, i번째 그룹(0≤i≤n-1)의 레지스터(3₀, 3₂; 3₁, 3₃)에 앞서는 각각의 가산기(5₀, 5₂; 5₁, 5₃)의 제 1입력은 i번째 그룹에 할당된 데이터 채널(7_i)과의 접속부를 가지며, 상기 가산기의 제 2입력은 추가의 그룹의 레지스터를 추가하지 않고 수 (i-1) 모드(mod) n을 가진 그룹의 레지스터(3₁, 3₃; 3₀, 3₂)와의 접속부를 가지는 것을 특징으로 하는 필터. 필터를 동작시키기 위하여, a) 모든 i=0, ..., n-1에 대하여, 그룹 (i+d) 모드 n의 데이터 채널(7₀, 7₁)에 i번째 데이터 트레인의 값을 제공하는 단계; b) 모든 레지스터(3₀, 3₁, 3₂, 3₃)의 제 1입력에 인가된 값을 레지스터(3₀, 3₁, 3₂, 3₃)에 저장하는 단계; 및 c) 1만큼 d를 가변하는 단계를 필요에 따라 반복시킨다.

Description

다수의 데이터 트레인을 시간 분할 멀티플렉스 필터링하는 필터 및 이의 동작 방법 {FILTER FOR TIME MULTIPLEX FILTERING OF SEVERAL DATA SEQUENCES AND OPERATIONAL METHOD THEREFOR}

두 개 이상의 디지털 데이터 스트림 또는 트레인이 동일한 방식으로 필터링되어야 하는 이용분야가 많이 있다. 예를 들어, 텔레비젼 기술에서, RGB 또는 YUV의 트레인과 같은 데이터 트리플리트(triplet)가 동일한 팩터에 의하여 데시메이션되어야(decimate) 하는 경우가 있다.

공통 채널을 통한 다수의 데이터 트레인의 멀티플렉스 전송에서, 데이터 트레인의 대역폭을 모든 트레인에 대하여 균일한 저역 필터링에 의하여 채널의 전송 대역폭으로 적응시킬 필요가 있을 수 있다. 각각의 데이터 트레인에 존재하는 최대 주파수는 채널의 스캐닝 주파수 또는 전송 주파수의 1/2n배보다 크면 안된다. 그렇지 않을 경우, 에일리어스(alias)와 같은 문제가 발생한다.

이들 문제를 최소화하기 위하여, 채널을 통해 전송하기 전에 데이터 트레인을 개별적으로 저역 필터링하는 것이 이용된다. 필터링 후에, 새로운 트레인은 전환 스위치에 의하여 다수의 데이터 트레인으로부터 형성되며; 새로운 트레인은 상이한 시작 트레인으로부터의 값으로 순환적으로 구성되며 채널을 통해 전송된다.

이러한 목적을 위하여 이용되는 저역 필터는 예를 들어 H(z^-1) = (1-z^-1)^m과 같은 전이 함수를 가지며, 레지스터-가산기 유니트로 이루어진 직렬 회로를 포함하는데, 여기서 가산기의 입력들은 서로 직접 연결되고 지연 레지스터를 통하여 유니트의 입력에 연결된다.

이와 같은 종래의 필터는 그 구조 때문에 원래 트레인의 각각의 입력값에 대하여 하나의 출력값을 결정한다. 전송 채널의 제한된 전송 용량 때문에, 이들 값중에 단지 일부만이 포착될 수 있으며, 이는 그 외의 값들에 대한 결정은 수포로 돌아갈 수 있음을 의미한다.

본 발명은 시간 분할 멀티플렉싱에 의하여 다수의 데이터 트레인을 필터링하는 장치 및 디바이스에 관한 것이다.

도 1은 본 발명에 따른 필터의 제 1실시예에 대한 개략적인 블록도이다.

도 2는 도 1의 필터에 대한 상세한 회로도이다.

도 3은 도 1 및 도 2의 필터와 동일한 전이 함수를 가지지만 간단한 구성을 가지는 본 발명에 따른 필터의 제 2실시예이다.

도 4는 본 발명에 따른 필터의 제 3실시예이다.

도 5는 도 4의 필터와 동일한 전이 함수를 가지지만 간단한 구성을 가지는 제 4실시예이다.

도 6은 직교 변조된 신호를 발생시키고 필터링하는 필터 장치를 도시한다.

도 7은 3개의 데이터 트레인의 필터링 및 데시메이션의 결합을 위한 본 발명의 필터이다.

도 8은 3개의 데이터 트레인의 필터링 및 팩터6에 의한 데이터 트레인의 데시메이션의 결합을 위한 필터의 기본 회로도이다.

도 9는 도 8의 필터의 구체적인 실시예이다.

도 10은 도 7 또는 8의 필터에 의하여 처리될 수 있는 형태로 데이터 트레인을 변환하기 위한 멀티플렉서이다.

도 11은 종래 기술에 따른 통상적인 필터이다.

본 발명의 목적은 각각의 별도의 원래 데이터 트레인을 전환하는 것과 관련된 회로에 대한 비용을 감소시키고 따라서 상기와 같은 필터를 집적하는데 요구되는 기판 면적을 최소화하는 것이 가능한 필터 및 상기 필터를 동작시키는 방법을 제공하는 것이다.

이러한 목적은 청구항 제 1항에 따른 필터에 의하여 달성된다. 상기 필터의 구조는 다수의 데이터 트레인을 하나의 동일한 필터에서 동시에 처리가능하도록 하며, 모든 순간에, 한 그룹의 레지스터가 원래 트레인들중 하나의 값으로부터 유도되는 값만을 포함한다.

필터의 레지스터가 레지스터의 입력에 인가된 값을 저장하기 위하여 동작하는 각각의 시간에, 이들 값은 다른 트레인의 값에 의하여 영향을 받지 않고 다음 그룹으로만 진행된다.

본 발명에 따른 다항식 전이 함수 H(z^-1) = Σa_jz^-j를 가진 필터는 m 레지스터-가산기 유니트로된 직렬 회로로 구성될 수 있으며; 0번째 유니트의 제 1입력은 관련 신호 채널에 연결되며, 모든 다른 유니트의 제 1입력은 이들 유니트 바로 앞의 유니트의 출력에 각각 연결된다.

본 발명에 따른 필터는 전이 함수의 모든 팩터 a_j≠1에 대하여 팩터 a_j를 곱하기 위한 하나의 멀티플라이어를 제공함으로써 간편하게 구성되는데, 상기 멀티플라이어는 할당된 데이터 채널과 j번째 유니트의 제 2입력을 연결한다.

2의 멱2^j를 곱하기 위한 멀티플라이어는 단일 데이터 라인만을 가진 서브멀티플라이어에 의하여 매우 간단하게 형성될 수 있으며, 상기 데이터 라인의 비트 입력은 j비트만큼 높은 값을 가진 출력과 각각 링크된다.

임의의 팩터를 곱하기 위한 멀티플라이어는 팩터에 포함된 2의 멱에 따르는 다수의 서브멀티플라이어 및 서브멀티플라이어의 출력을 가산하는 가산기로 구성될 수 있다.

편의상, 필터는 또한 n신호 채널중 하나가 연결되는 n입력 및 n출력에 대한 n입력을 가진 멀티플렉서를 포함하며, 멀티플렉서는 여러 가지 데이터 채널에 대하여 순환적으로 데이터 트레인중 하나의 데이터 값을 출력하도록 배열된다.

여러 가지 상이한 데이터 트레인으로부터 유도된 필터링된 값을 분류하기 위하여, 디멀티플렉서가 선택적으로 전송 루트의 아래쪽에 필터의 출력단으로서 제공될 수 있으며, 상기 디멀티플렉서는 유니트중 하나의 출력에 연결되며 n출력을 가지며, 상기 각각의 n출력은, 데이터 트레인중 하나에 할당된, 필터의 한 출력을 형성한다.

상기 목적은 또한 청구항 제 9항에 따른 방법에 의하여 달성된다. 상기 방법은 동일 클록 속도를 가진 원래 데이터 트레인에 대하여 특히 바람직하게 이용될 수 있다.

필터의 출력 데이터 속도는 전송 채널의 전송 용량에 따라 자유롭게 선택될 수 있다. 방법 단계 a) 내지 c)가 원래 데이터 트레인의 각각의 클록 주기에서 n번 수행되면, 각각의 원래 입력 데이터값에 대하여, 하나의 필터링된 값이 발생된다. 상기 단계들이 클록 주기당 한번만 수행된다면, 이는 팩터 n에 의한 원래 데이터의 데시메이션과 대응하게 된다. 그러나, 각각의 경우에, 반복 횟수와 관계없이, 본 발명의 필터에 의하여 전송 채널을 통하여 실제로 출력되는 것보다 많지 않은 값이 발생되며, 따라서 데이터가 전송되기 전에 데이터를 데시메이팅시키기 위한 종래의 필터와 관련된 과도한 계산 비용이 소요되지 않는다.

이하 첨부된 도면을 참조로 본 발명을 설명한다.

본 발명의 필터의 동작 모드를 용이하게 이해하기 위하여, 통상적인 필터의 동작 모드가 먼저 도 11을 참조로 간단하게 설명된다.

통상적인 필터는 원래 데이터 트레인(u₀, u₁, ... 및 v₀, v₁, ...)을 수신하는 하나의 입력을 각각 가진 두 개의 브랜치(UV) 및 상기 두 개의 브랜치로부터의 출력값을 선택적으로 전송 채널(13)에 전송하는 전환 스위치(11)를 포함한다. 채널(13)의 전송 용량은 두 개의 원래 데이터 트레인의 클록 속도에 상응한다.

각각의 브랜치는 레지스터-가산기 체인을 포함하며, 상기 레지스터-가산기 체인은 각각 다수의 레지스터-가산기 유니트(1_X1, 1_X2, .... 및 1_Y1, 2_Y2,...)를 포함하며, 상기 각각의 레지스터-가산기 유니트는 데이터 트레인의 또는 이로부터 유도된 값의 버퍼 저장을 위해 상기 유니트의 제 1입력에 연결된 하나의 레지스터(3_X1, ...,) 및 레지스터(3_X1)의 출력에 연결된 입력, 유니트의 제 2입력에 연결된 입력 및 유니트의 출력을 형성하는 출력을 가진 하나의 가산기(5_X1,...)를 포함한다. 유니트의 두 입력은 서로 연결되어 있다. 각각의 유니트 전이 함수 H*(z^-1) = z^-1+1을 가지며; 이들 유니트를 연속적으로 m번 접속함으로써 전이 함수 H*(z^-1) = (z^-1+1)^m을 가진 각각의 필터 브랜치를 형성한다. 도 11에 도시된 실시예에서, m=4이며; 각각의 브랜치의 전체 전이 함수는 다음과 같다.

H*(z^-1) = (z^-1+1)⁴= 1+ 4z^-1+ 6z^-2+ 4z^-3+ z^-4.

원래의 데이터 트레인 u=[u₁, u₂, u₃, u₄, u₅, u₆] 및 v=[v₁, v₂, v₃, v₄, v₅, v₆]으로부터, 두 개의 브랜치는 다음과 같은 각각의 트레인을 생성한다.

및

이들 값은 전환 스위치(11)의 두 입력에 동시에 존재한다. 채널(13)의 제한된 전송 용량 때문에, 계산된 모든 값이 전부 전송될 수는 없다. 이 경우, 데이터의 데시메이션이 수행되어, 전환 스위치(11)가 원래 데이터 트레인의 일 클록 주기 중에 전송 채널(13)에 브랜치(U) 및 브랜치(V)를 연결하도록 한다. 따라서, 전송 채널(13)의 입력에는 전환 채널(11)의 최초 위치에 따라 다음의 데이터 트레인이 존재하거나

또는 이것의 보수가 존재한다. 즉, 클록 주기당, 두 개의 데이터값이 발생되지만, 이중 하나 만이 이용될 수 있다.

도 1은 본 발명에 따른 필터의 제 1실시예를 도시한다. 상기 필터의 전이 함수는 도 11의 필터와 동일하다. 상기 도 11의 필터와 유사하게, 본 발명의 필터는 각각 하나의 레지스터(3₀, 3₁, 3₂, 3₃) 및 하나의 가산기(5₀, 5₁, 5₂, 5₃)를 가진 다수의 레지스터-가산기 유니트(1₀, 1₁, 1₂, 1₃)를 가진 레지스터-가산기 체인을 포함한다. 이들 유니트는 유니트(1₀, 1₂)를 가진 0번째 그룹 및 유니트(1₁, 1₃)를 가진 첫 번째 그룹으로 분할된다. 레지스터(3₀)는 0번째 그룹의 데이터 채널(7₀)에 직접 연결된다. 가산기(5₀)는 레지스터(3₀)의 출력에 연결되며 멀티플라이어(9₀)를 통하여 첫 번째 그룹의 데이터 채널(9₁)에 연결되고 다음 유니트(1₁)의 레지스터에 연결되며, 가산기(5₀)는 일 클록 주기만큼 지연된 레지스터(3₀)의 내용과 데이터 채널(7₁)에 존재하는 값의 4배를 합산한 값을 출력한다. 다음 유니트는 유사한 기능을 한다.

이러한 필터는 편의상 두 개의 입력을 가진 멀티플렉서(도시안됨) 보다 먼저 배치되는데, 상기 각각의 입력은 필터링될 두 개의 원래 데이터 트레인(u, v)중 하나의 값을 수신하며, 그 출력은 수신된 값을 0번째 전송 채널 및 첫 번째 전송 채널로 선택적으로 출력한다. 따라서, 예를 들어 제 1트레인(u)의 값이 제 1데이터 채널(9₁)에 존재하는 클록 주기 중에, 레지스터(3₀, 3₂)는 트레인(u)의 값으로부터 유도된 데이터 값을 가산기(5₀, 5₂)에 출력한다. 다음 클록 주기에서, 트레인(u)로부터 유도된 값은 0번째 그룹의 레지스터로 전달된다. 이 클록 주기에서 원래 트레인(u)의 값은 멀티플렉서에 의하여 다른 데이터 채널(7₀)로 출력되기 때문에, 상이한 트레인의 값이 서로 혼합되지 않는다.

모든 전이 함수의 형태 H(z) = a₀+ a₁z^-1+ a₂z^-2+...는 필요에 따라 적당하게 유니트 수 및 곱셈 팩터를 선택함으로서 본 발명에 따른 필터에 의하여 구현될 수 있음이 명확하다.

추가의 원래 데이터 트레인을 처리하기 위한 회로로 확장하기 위하여, 그룹 수를 하나씩 증가시키고, 현재 레지스터-가산기 유니트를 순환적으로 그룹에 분산시키고, 새롭게 생성된 그룹이 연결되는 추가의 데이터 채널을 제공하는 것으로 충분한데, 이는 예를 들어 3개의 데이터 트레인(u, v, w)에 의해 도 7내지 9를 참조로 이하에 설명된다.

도 2는 멀티플라이어가 특히 간단한 구조를 가진 도 1의 회로의 변형을 도시한다. 이 변형예에서는, 이진수 표현에서 2의 멱2^j의 곱셈은 곱하게될 수의 우측에 j개의 제로를 가산함으로써 매우 간단하게 이루어질 수 있다는 사실을 이용한다. 따라서, 멀티플라이어(9₀)는 전송 채널(7₁)의 모든 비트(0, 1,...)를 가산기(5₀)의 입력의 입력 비트(j, j+1, ..., j+)에 연결함으로써 바람직하고 간단하게 구현될 수 있다. 가산기의 동일 입력의 입력 비트(0, ..., j-1)는 값 0으로 고정적으로 설정될 수 있다. 2^j보다 높은 자릿수를 가진 비트에 대한 입력만을 가질 경우 가산기에 대한 특히 간단한 구현이 가능하다. 낮은 값의 라인의 내용은 추가적으로 가변될 수 없기 때문에, 이들은 가산기에 의하여 처리될 필요가 없다. 따라서 이들 낮은 값의 라인은 상기 가산기의 유니트에 속하는 레지스터의 출력으로부터 직접 다음 유니트의 레지스터의 입력으로 전달될 수 있다.

팩터 4를 곱하기 위한 멀티플라이어(9₀)의 경우에, 멀티플라이어의 출력 라인은 입력 라인에 대하여 2비트만큼 좌측으로 시프트된다.

팩터6을 곱하기 위한 멀티플라이어(9₁)는 간단하게 구현될 수 없다. 멀티플라이어(9₁)는 두 개의 서브멀티플라이어(9₁₁, 9₁₂)를 포함하며; 서브멀티플라이어(9₁₂)는 멀티플라이어(9₀)와 동일하게 구성되고, 서브멀티플라이어는 일 비트만큼 좌측으로 시프트함으로써 2의 곱셈이 수행된다. 유사하게, 가산기(5₁)는 두 개의 서브가산기(5₁₁, 5₁₂)를 포함하며, 이들 서브가산기는 서브멀티플라이어의 출력값을 레지스터(3₁)의 출력값에 가산한다.

도 3은 도 1 및 도 2의 필터의 개선예를 도시하는데, 여기서 2의 멱이 아닌 팩터와의 곱셈은 전체적으로 방지된다. 이 실시예는 레지스터-가산기 유니트의 제 2입력이 적용가능한 그룹에 대응하는 데이터 채널에 반드시 연결될 필요는 없으며; 즉, 상기 제 2입력은 상이한 트레인(U, V)의 데이터의 바람직하지 않은 혼합을 야기하지 않고 동일 그룹에 속하는 유니트의 출력에 연결될 수 있으며, 상기와 같은 접속에 의하여 회로 구조가 간단해질 수 있다는 인식을 기초로 한다.

도 1 및 도 2의 필터와 마찬가지로, 도 3에 도시된 필터는 4개의 직렬 연결된 레지스터-가산기 유니트(1₀, 1₁, 1₂, 1₃)를 가진다. 레지스터(3₀)의 출력 신호는 라인(15)을 통하여 제 3유니트(1₂)의 제 2입력에 전달된다. 유니트(1₁)의 출력은 유니트(1₃)의 제 2입력에 연결된다. 회로의 첫 번째 두 개의 유니트(1₀, 1₁)는 멀티플라이어(9₀)와 함께 전이 함수 H*₁(z^-1) = z^-2+ 4z^-1+1을 가진다. 멀티플라이어(9₂) 및 가산기(5₂)에 의한 레지스터(3₂)에서의 지연 및 라인(15)을 통하여 전송된 신호 z^-1의 4번 가산에 의하여, 다음의 전이 함수가 유니트(1₂)의 출력에 얻어진다.

H*₂(z^-1) = (z^-2+ 4z^-1+ 1)z^-1+ 4z^-1=z^-3+ 4z^-2+ 5z^-1.

레지스터(3₃)에서의 지연 및 가산기(5₃)에서의 H*₁(z^-1)가산은 원하는 전이 함수를 제공한다. 이를 위하여, 도 3의 회로는 최소의 비용이 소용된다. 즉, 4개의 레지스터 및 4개의 가산기만이 이용되며, 필요한 경우 멀티플라이어는 가장 간단한 구조를 가지는데, 이는 멀티플라이어가 2의 멱만을 곱하기 위하여 필요하기 때문이다.

도 4 및 5는 도 1과 동일한 원리로 구성된다. 3개의 레지스터-가산기 유니트의 제 2입력은 각각 멀티플라이어를 통하여 데이터 채널(7₀) 또는 (7₁)중 하나에 연결되며, 멀티플라이어의 팩터는 다항식으로 기재된 전이 함수의 대응하는 계수와 동일하다.

멀티플라이어는 도 2에 도시된 원리에 따라 서브멀티플라이어로 구성될 수 있다.

도 5는 간단한 구조의 필터를 도시한다. 멀티플라이어(9₀)는 2배 서브멀티플라이어(9₂), 데이터 채널(7₀)과의 집적 연결 및 두 개의 가산기(5₁, 5₂)에 의하여 구현된다. 라인(15)을 통하여, 전이 함수 H*₀(z^-1)=z^-1+ 1을 가지는 신호가 취해지고 유니트(1₂)의 제 2입력에 전달된다. 이러한 변형예는 도 4에 이용된 3배 멀티플라이어 대신 이 배 멀티플라이어(9₂)를 사용하는 것을 가능하게 하여, 도 5의 필터가 동일 전이 함수를 얻기 위하여 하나 적은 가산기로 이루어지게 한다.

도 6은 입력 트레인의 직교 복조 필터를 위한 필터의 기본 회로도이다. 일반적으로 상기와 같은 필터에서, 사인 및 코사인 발진에 의해 변조된 데이터 트레인은 원래 데이터 트레인으로부터 발생되며; 두 개의 멀티플라이어(17)에서, 원래값은 예를 들어 ROM으로부터 독출되는 사인값 및 코사인값이 곱해진다. 본 발명에 따르면, 각각의 멀티플라이어(17)는 입력되는 원래 데이터값에 교대로 사인값 및 코사인값을 곱한다. 따라서, 사인 변조된(또는 코사인 변조된) 트레인에 속하는 값은 교대로 데이터 채널(7₀, 7₁)에 각각 제공되는데, 이 경우 앞단에서 이를 수행하기 위한 멀티플렉서가 필요 없다.

도 7은 3개의 데이터 트레인을 공동으로 필터링하는 필터에 대하여 본 발명에 따른 구성 원리를 적용한 것을 도시한다. 특히, 이 필터는 텔레비젼 및 비디오 기술에서 디지털화된 RGB 또는 YUV 데이터를 필터링하고 데시메이팅하기 위하여 이용될 수 있다.

필터는 도 10에 도시된 멀티플렉서중 하나 보다 나중에 있으며, 도 10에서 3개의 입력은 3개의 데이터 트레인 u=[u₁, u₂, u₃, u₄, u₅, u₆,...], v=[v₁, v₂, v₃, v₄, v₅, v₆,...] 및 w=[w₁, w₂, w₃, w₄, w₅, w₆,...]을 수신한다. 각각의 입력에 두 개가 레지스터(3₁)가 할당되며, 이들은 메모리에 모든 수신되는 트레인값을 저장하며 일 클록 주기만큼 지연시킨다. 제어 스위치(33)는 3개의 그룹(34 내지 36)을 가지며, 각각의 그룹은 3개의 입력을 가진다. 각각의 그룹은 멀티플렉서의 입력과 집적 연결되는 입력, 한번 지연된 입력 및 이중 지연된 입력을 포함한다. 설명 시작시, 트레인 값(u₁, v₁, w₁)은 멀티플렉서의 입력에 존재하며, 레지스터를 제로를 포함한다. 제어 회로(33)는 입력(34)에 존재하는 값(u₁, 0, 0)을 출력을 통하여 스위칭한다. 다음 클록 주기에서, 값(u₂, v₂, w₂)은 멀티플렉서의 입력에 존재한다. 단독 지연 레지스터는 값(u₁, v₁, w₁)을 포함하며, 이 배 지연 레지스터는 제로를 포함한다. 입력(35)에 존재하는 값(u₁, v₂, 0)이 출력된다. 다음 클록 주기에서, 회로는 입력(36)에 존재하는 값(w₁, v₂, u₃)을 출력한다. 따라서 필터의 3채널(7₀, 7₁, 7₂)에는 데이터 트레인(u₁, v₁, w₁, u₄, v₄, w₄, ...; 0, u₂, v₂, w₂, u₅, v₅, w₅, ...; 및 0, 0, u₃, v₃, w₃, u₆, v₆, w₆, ...)이 공급된다.

도 10의 멀티플렉서의 구성 원리는 공동으로 처리될 데이터 트레인의 임의의 수n에 대하여 이용될 수 있다. 각각의 멀티플렉서의 n입력은 n-1레지스터 체인에 할당되며, 제어 스위치는 n입력을 가진 n그룹을 가지며, 이들 각각은 회로의 한 입력에 연결되거나 i번(i=1, 2, ..., n-1) 지연되는 레지스터의 출력에 연결된다.

도 7의 필터는 도 1의 필터와 마찬가지로 가산기(5_m-1, 5_m-2, ..., 5₀) 및 레지스터(3_m, ..., 3₀)가 번갈아 배치된 체인을 포함한다. 필터의 각각의 3데이터 채널(7₀, 7₁, 7₂)은 레지스터 그룹(3_m, 3_m-1, ...; 3_m-1, ...; 및 3_m2, ...)에 할당되는데 상기 레지스터 그룹은 다음의 전이 함수 H(z)=a_mz^m+ a_m-1z^m-1+ ...+ a₀을 얻기 위하여 멀티플라이어(9_m, 9_m-1, ...) 및 선택적으로 가산기(5_m-1, 5_m-2, ...)를 통하여 그들의 데이터 채널에 연결된다.

첫 번째 동작 클록 주기에서, 3개의 데이터 채널을 통하여, 제 1필터는 값(u₁, 0, 0)을 수신한다. 채널(7₀)에 할당된 레지스터(3_m, 3_m-3, ...)는 값(a_mu₁, a_m-3u₁, ... 등)을 수신하고, 다른 그룹의 레지스터는 비워진 채로 있다. 두 번째 클록 주기에서, 값(v₁, u₂, 0)은 3개의 채널에 존재한다. 가산기(5_m-1, 5_m-4)는 각각 값(a_m-1u₂, a_m-4u₂, ..., )을 레지스터(3_m, 3_m-3, ...)의 내용에 가산하고 레지스터(3_m-1, 5_m-4)쪽으로 체인에서 일 위치 시프트시킨다. 동시에, 값(a_mv₁, a_m-3v₁, ... 등)은 채널(7₀)에 할당된 그룹의 레지스터로 로딩된다. 다음 클록 주기에서, 상기 값은 다시 앞쪽으로 한 단계 시프트되고 채널(7₀)에 할당된 레지스터는 (a_mw₁, a_m-3w₁, ...)이 로딩된다.

m클록 주기 후에, 필터는 다음 형태의 데이터 트레인을 출력하기 시작한다.

트레인(u, v, w)의 필터링은 동시에 팩 3에 의한 데시메이션을 포함한다.

도 8은 팩터8에 의하여 공동으로 필터링되고 데시메이팅된 필터의 원리를 도시한다. 필터는 도 10의 멀티플렉서에 의하여 출력된 데이터 트레인을 수신하는 3개의 데이터 채널(7₀, 7₁, 7₂)을 포함한다. 전이 함수H(z)의 다항식 스테이지에 의존하여, 필터는 하나 이상의 직렬 연결된 필터 스테이지(21)를 가지는데, 이는 필터 스테이지 각각은 데이터 채널 수에 따라서 3개의 가산기(5₀, 5₁, 5₂)와 3개의 레지스터(3₀, 3₁, 3₂)로 이루어진 체인, 제 1멀티플렉서(23₀, 23₁, 23₂) 및 멀티플라이어(9₀, 9₁₀, 9₂₀) 및 (9₁, 9₁₁, 9₂₁)을 포함한다. 각각의 제 1멀티플렉서(23_i)(i=0, 1, 2)는 두 개의 입력을 가지며, 이들은 멀티플라이어(9_i0, 9_i1)를 통하여 데이터 채널(7_i)에 연결된다. 도 8의 필터의 실제 구현에서, 전이 함수에 따라, 개별 멀티플라이어 및 멀티플렉서가 생략될 수 있는데, 이는 이하에서 설명된다.

채널의 제 1가산기(5₀)의 입력은 제 2멀티플렉서(25)에 연결되며, 상기 제 2멀티플렉서의 제 1 입력은 스테이지(21)의 입력을 형성하고, 제 2입력은 최종 레지스터(3₂)의 출력에 연결된다. 최종 레지스터(3₂)의 출력은 동시에 필터 스테이지(21)의 출력이 된다. 각각의 필터 스테이지(21)의 출력, 마지막 것을 제외하고, 다음 필터 스테이지의 입력에 연결된다. 마지막 필터 스테이지의 출력은 가산기(5₃)에 연결되며, 상기 가산기의 제 2입력은 멀티플렉서(27)에 연결되고 또한 멀티플라이어(9₃)를 통하여 채널(7₀)에 연결되는데, 상기 멀티플렉서(27)는 필터링 및 데시메이션의 결과를 출력한다.

필터의 동작 모드는 도 9의 실시예에서 설명된다. 이 필터는 다음의 전이 함수를 위하여 설계된다.

H(z^-1) = Σa_jz^-j= z^-5+ 5z^-4+ 10z^-3+10z^-2+ 5z^-1+ 1.

이는 단지 하나의 필터 스테이지(21)만을 가진다. 계수a₀= 1에 상응하는 멀티플라이어(9₃)는 a₅=1에 상응하는 멀티플라이어(9₁)를 가짐으로써 생략된다. a₆=0이기 때문에, 상응하는 멀티플라이어(9₁)는 제로 신호 입력으로 대체된다. 팩터a₄및 a₁은 동일하기 때문에, 하나의 멀티플라이어(9₂)만이 제공되며, 멀티플렉서(23₂)는 생략된다.

필터는 도 10의 멀티플렉서로부터 데이터 트레인(v₁, w₁, u₄, v₄, w₄, ...; u₂, v₂, w₂, u₅, v₅, w₅,...; 및 0, u₃, v₃, w₃, u₆, v₆, ...)을 수신한다. 동작 시작시, 멀티플렉서는 제 1멀티플렉서가 도면의 좌측에 도시된 입력을 선택하고, 제 2멀티플렉서가 상부 입력을 선택하도록 제어되며, 여기에 항상 0이 존재한다. 채널에 나타나는 첫 번째 값 쌍(v₁, u₂, 0)중, 값(v₁)이 손실되며, 레지스터(3₀, 3₁, 3₂)는 내용(0, 5u₂, 0)을 수신한다. 값 쌍(w₁, v₂, u₃)에 의한 다음 클록 주기는 레지스터 내용(0, 5v₂, 5u₂+ 10u₃)을 유도한다. 다음 클록 주기 동안, 멀티플렉서(23₀, 25)는 전환되어, 레지스터(3₂)에 의하여 출력된 값이 가산기(50)에 복귀되도록 하고 제 1멀티플렉서(23₀)의 우측 입력이 액티브가 되도록 한다. 따라서, 값 쌍(u₄, w₂, v₃)은 레지스터 내용(5u₂, 10u₃, 10u₄, 5v₂, 10v₃, 5w₂)을 발생시킨다. 다음 클록 주기에서, 멀티플렉서(23₁)는, 그것이 존재할 경우, 전환되어야 하며, 다음에 멀티플렉서(23₂)가 전환된다. 다음 클록 주기에서, 멀티플렉서(27)는 그 상부 입력을 선택하며, 3개의 클록 주기 동안 상기 멀티플렉서는 트레인(u, v, w)에 대한 필터 결과치를 출력한다. 필터의 연속 동작에서, 모든 멀티플렉서는 각각의 3개의 클록 주기 후에 그들의 상태를 변경한다. 매 6개의 트레인 값 입력마다. 하나의 필터링된 값이 얻어진다. 즉, 팩터6에 의하여 데시메이팅된다.

항상 채널 수의 정수배인 높은 데시메이션 팩터는 제 1멀티플렉서의 입력 수 및 입력 데이터가 필터 스테이지에서 순환하는 횟수가 증가되면 간단한 방법으로 얻을 수 있다.

도 7 내지 9의 필터에 의한 동일한 효과는 입력측의 제 2멀티플렉서(25)가 최종 레지스터(5₂)의 출력에서 디멀티플렉서로 대체되면 얻을 수 있다.

도 7 내지 9의 필터의 멀티플라이어는 도 2를 참조로 설명된 바와 같이 서브멀티플라이어로 구성될 수 있다. 도 8 또는 9의 필터의 경우에, 동일 멀티플렉서에 연결된 멀티플라이어는 특히 공통으로 서브멀티플라이어를 가질 수 있다.

Claims (17)

1. 데이터 트레인의 값 또는 데이터 트레인으로부터 유도된 값을 버퍼 저장하기 위한 다수의 레지스터(3₀, 3₁, 3₂, 3₃) 및 가산기(5₀, 5₁, 5₂, 5₃)를 가지며 상기 레지스터와 가산기는 서로 번갈아 연결되어 체인을 형성하는, 시간 분할 멀티플렉싱에 의하여 1보다 큰 정수인 n개의 데이터 트레인을 필터링하는 필터에 있어서,

   상기 레지스터는 n개의 그룹(3₀, 3₂; 3₁, 3₃)으로 분할되며, 각각의 그룹은 데이터 트레인의 값을 수신하기 위하여 데이터 채널(7₀, 7₁)에 할당되며, i번째 그룹(0≤i≤n-1)의 레지스터(3₀, 3₂; 3₁, 3₃)에 앞서는 각각의 가산기(5₀, 5₂; 5₁, 5₃)의 제 1입력은 i번째 그룹에 할당된 데이터 채널(7_i)과의 접속부를 가지며, 상기 가산기의 제 2입력은 추가의 그룹의 레지스터를 추가하지 않고 수 (i-1) 모드(mod) n을 가진 그룹의 레지스터(3₁, 3₃; 3₀, 3₂)와의 접속부를 가지는 것을 특징으로 하는 필터.
2. 제 1항에 있어서, 적어도 하나의 접속부는 멀티플라이어(9₀, 9₁, 9₂)를 포함하는 것을 특징으로 하는 필터.
3. 제 1 또는 2항에 있어서, 적어도 하나의 접속부는 여러 팩터를 곱하기 위한 다수의 병렬 멀티플라이어 및 할당된 가산기(5₀, 5₁, 5₂, 5₃)와 멀티플라이어중 하나를 선택적으로 연결하기 위한 스위치를 포함하는 것을 특징으로 하는 필터.
4. 전술한 항중 어느 한항에 있어서, 2의 멱이 아닌 팩터 k를 곱하기 위한 적어도 하나의 멀티플라이어(9₀, 9₁)를 포함하며, 상기 멀티플라이어(9₀, 9₁)는 2의 멱(2^j)을 각각 곱하기 위한 다수의 병렬 서브멀티플라이어(9₁, 9₂; 9₁₁, 9₁₂) 및 가산기(5₁, 5₂)로 이루어지며, 상기 가산기는 서브멀티플라이어의 출력값을 가산하고, 상기 서브멀티플라이어는 j비트만큼 좌측으로 시프트된 출력 라인과 서브멀티플라이어의 입력 데이터 라인의 접속부를 포함하는 것을 특징으로 하는 필터.
5. 전술한 항중 어느 한항에 있어서, z^-1의 다항식으로서 표시될 수 있는 전이 함수H(z^-1)=a_jz^-j(j=1, ..., m-1)를 구현하기 위하여, 상기 체인은 m개의 가산기(5₀, 5₁, 5₂, 5₃) 및 레지스터(3₀, 3₁, 3₂, 3₃)를 포함하며, 0번째 레지스터(3₀)의 입력은 할당된 데이터 채널(7₀, 7₁)에 연결되며, 모든 j＞0에 대하여, j번째 레지스터(3₁, 3₂, 3₃)의 입력은 (j-1)번째 가산기(5₀, 5₁, 5₂)의 출력에 연결되는 것을 특징으로 하는 필터.
6. 제 5항에 있어서, 모든 a_j≠1에 대하여, j번째 가산기(5₀, 5₁, 5₂, 5₃)의 입력은 팩터a_j를 곱하기 위한 멀티플라이어(9₀, 9₁, 9₂)를 통하여 관련 데이터 채널(7₀, 7₁)에 연결되는 것을 특징으로 하는 필터.
7. 제 1내지 5항중 어느 한항에 있어서, 적어도 하나의 가산기는 두 개의 입력을 가지는데, 상기 두 개의 입력은 동일 그룹에 속하는 두 개의 레지스터의 출력에 연결되는 것을 특징으로 하는 필터.
8. 전술한 항중 어느 한항에 있어서, 그룹 (i+1) 모드 n(0≤i≤n-1)의 레지스터의 출력을 그룹i의 레지스터 앞의 여러 가산기 입력에 선택적으로 연결하는 스위치를 포함하는 것을 특징으로 하는 필터.
9. 전술한 항중 어느 한항에 있어서, 그룹 (i+1) 모드 n(0≤i≤n-1)의 레지스터 앞의 가산기의 입력을 그룹i의 레지스터의 출력에 선택적으로 연결하는 스위치를 포함하는 것을 특징으로 하는 필터.
10. 전술한 항중 어느 한항에 있어서, n 데이터 트레인(u, v, w)에 대한 n입력 및 n출력을 가진 멀티플렉서를 더 포함하며, 상기 멀티플렉서의 각각의 출력은 n 데이터 채널(7₀, 7₁)중 하나와 연결되며, 상기 멀티플렉서는 여러 데이터 채널(7₀, 7₁)에 데이터 트레인중 하나의 데이터 값을 번갈아 출력하는 것을 특징으로 하는 필터.
11. 전술한 항중 어느 한항에 있어서, 가산기들중 하나의 출력에 연결되며, 데이터 트레인중 하나에 할당된 필터의 한 출력을 각각 형성하는 n출력을 가지는 디멀티플렉서를 더 포함하는 것을 특징으로 하는 필터.
12. 공통의 원래 트레인으로부터의 두 개의 직교 복조된 데이터 트레인을 발생시키고 발생된 트레인을 필터링하는 필터 장치에 있어서, 제 1항 내지 10항중 어느 한항에 따른 필터를 가지며, 여기서, n=2이며, 원래 트레인 값을 수신하는 두 개의 멀티플라이어(17)는 사인 팩터 및 코사인 팩터를 가진 수신된 값을 번갈아 곱하고 이들을 데이터 채널(7₀, 7₁)에 출력하는 것을 특징으로 하는 필터 장치.
13. 제 1항 내지 12항중 어느 한항에 따른 필터를 동작시키는 방법에 있어서,

    a) 모든 i=0, ..., n-1에 대하여, 그룹 (i+d) 모드 n의 데이터 채널(7₀, 7₁)에 i번째 데이터 트레인의 값을 제공하는 단계;

    b) 모든 레지스터(3₀, 3₁, 3₂, 3₃)의 제 1입력에 인가된 값을 레지스터(3₀, 3₁, 3₂, 3₃)에 저장하는 단계;

    c) 1만큼 d를 가변하는 단계; 및

    d) 필요한 만큼 단계 a) 내지 c)를 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
14. 제 13항에 있어서, 상기 모든 데이터 트레인의 클록 속도는 동일한 것을 특징으로 하는 방법.
15. 제 14항에 있어서, 상기 단계 a) 내지 단계 c)는 데이터 트레인의 각각의 클록 주기에서 n번 수행되는 것을 특징으로 하는 방법.
16. 제 14항에 있어서, 상기 단계 a) 내지 단계 c)는 데이터 트레인의 각각의 클록 주기에서 한번 수행되는 것을 특징으로 하는 방법.
17. 공통 팩터에 의하여 n데이터 트레인을 병렬 데시메이션하기 위한 제 1항 내지 12항중 한항에 따른 필터의 사용.