KR20010021987A - 바륨스트론튬티탄산염의 박막의 제조방법 - Google Patents

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조시빅램
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래리 디. 맥밀란
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Abstract

바륨, 스트론튬 및 티타늄을 포함한 액체전구체는 바륨스트론튬티탄산염의 박막(30,60)을 형성하기 위하여 제 1전극(28, 55)에 도포되고, 160℃의 제 1온도로 대기에서 건조되고 다음에 400℃의 제 2온도로 건조되고, 질소내에서 800℃의 온도로 어닐된다. 제 2전극(32, 77)은 증착되고, 디바이스(10, 70)는 커패시터(16, 72)를 형성하기 위해 패턴화되고, 제 2어닐은 질소내에서 800℃의 온도로 행해진다. 이런 방식에 의해서 높은 전자적인 품질의 바륨스트론튬티탄산염의 박막(30, 60)은 고온산소어닐없이 제조된다.

Description

바륨스트론튬티탄산염의 박막의 제조방법{METHOD FOR FABRICATING THIN FILMS OF BARIUM STRONTIUM TITANATE}
바륨스트론튬티탄산염(Barium strontium titanate, "BST")은 집적회로에서 잠재적으로 중요한 용도를 가진 재료로서 인식되어 있다. 1991년 12월호 IEDM(International Electron Devices Meeting)테크니컬 다이제이스(Technical Digest)의 pp.32.1.1∼32.1.4에 "A Stacked Capacitor With (BaxSr1-x)TiO3For 256M DRAM"을 참조한다. 상기 언급한 인용문헌에 개시된 바와 같이 스퍼터링과 같이 BST의 박막을 증착하는 방법과, 스콧 미첼 씨.등(Michael C. Scott et al)의 1996년 5월 7일자 미국특허 제 5,514,822호에 개시된 바와 같은, 액체전구체증착 등이 공지되어 있다. 모든 종래기술에 언급된 BST층의 제조공정은 고온산소어닐, 즉 500℃이상의 온도로 산소내에서의 어닐을 포함한다. BST층의 제조에 관한 모든 종래기술에 따르면, 산소내의 고온어닐은 집적회로에서 이들 재료를 사용하기 위해 필요한 고절연성상수와 다른 전자적인 특성을 생성하기 위해 요구된다.
산소내에서 고온어닐을 사용하는 제조공정을 집적회로에서 사용하기 위한 우수한 전기적 특성을 가진 BST층을 생성하지만, 그들은 또한 다수의 종래의 집적회로 재료에 암시적인 유해한 영향을 끼친다. 예를 들면, 집적회로에서 도체로서 주로 사용되는 다결정실리콘과 티타늄과 같은 재료는 이러한 어닐에서 산화하고 절연체로 된다. 이로인하여 그들이 요망되지 않는 영역에 얇은 커패시터를 생성한다. DRAM셀에 사용된 스택커패시터는 400℃이상의 O2분위기에서 산화하기 쉬운 Ti, TiN, TiSi2, TaN, WN 및 CoSi2등과 같은 접촉재료와 배리어를 포함한다. 고온에서 산소에 대한 노출도 반도전성실리콘 등과 같은 집적회로에 사용된 다른 많은 재료에 결함을 일으킨다.
종래기술은 트랜지스터와 다른 민감한 종래의 집적회로 구성요소에서 산화화합물을 분리하는 디바이스설계에 의한 고온산소어닐의 파괴적인 영향을 회피할려고 하였다. 예를 들면, E. Fujii et al의 1992년 IEDM Techincal Digest pp267∼270에서 "ULSI DRAM Technology with Ba0.7Sr0.3TiO3Film of 1.3㎚ Equivalent SiO2n Thickness and 10-9A/㎠ Leakage Current"를 참조하면, 트랜지스터로부터 멀리 또는 그위에 두꺼운 보호피복웰상에 BST커패시터를 위치시키는 것이 개시되어 있다. 하지만, 이로인하여 그렇지 않은 경우보다 더 적게 조밀한 집적회로를 초래한다. 다른 종래기술은 민감한 집적회로 구성요소를 손상시키지 않도록 배리어층을 사용했지만, 상기 언급한 바와 같이 배리어층도 고온산소어닐에 의해서 손상되기 쉽다. 따라서, 고온산소어닐을 사용하지 않거나 그와 달리 400℃이상의 온도로 집적회로를 산소에 노출하지 않고서 고품질의 BST전자디바이스를 생산하는 제조공정을 행하는 것이 극히 소망되었다.
본 발명은, 통상 바륨스트론튬 티탄산염의 박막의 제조에 관한 것이고, 특히, 고온에서 산소에 노출하지 않고서 고절연성계수의 집적회로를 제공하는 제조공정에 관한 것이다.
도 1은 본 발명에 따른 BST의 박막을 제작하는 공정의 바람직한 실시예를 표시하는 플로우차트이다.
도 2는 본 발명에 따른 공정에 의해서 제조된 박막이 크게 확대되어 있는 웨이퍼의 상면도
도 3은 도 1의 공정에 의해 제조된 박막커패시터디바이스를 도시하고 라인3-3을 따른 도 2의 부분횡단면도
도 4는 본 발명의 공정을 이용해서 제조된 스택드 커패시터를 표시하는 집적회로의 일부를 표시하는 횡단면도
도 5는 본 발명의 바람직한 방법에 따라서 제조된 커패시터에 대해 측정한때 커패시터와 전압의 관계를 표시하는 그래프
도 6은 도 5의 측정에서 사용된 동일한 커패시터에 대해 측정한때 누출전류와 전압의 관계를 표시하는 그래프
<도면부호의 일람표>
10: 웨이퍼 12, 14, 16: 커패시터
18: 기판 22: 실리콘기판
24: 이산화실리콘절연층 26: 티타늄의 얇은 부착층
28: 플레티늄전극(하부전극) 30: BST의 박막
32: 다른 플레티늄전극(상부전극) 47: 전기접점
50: 메모리셀 51: 실리콘기판
54: 산화막영역 55: 제 1전극
57: 티타늄부착층 58: 티타늄 질산염배리어층
59: 플레티늄층 60: BST의 절연성박막
66: 절연체 70: 집적회로
71: 트랜지스터 72: 커패시터
73: 게이트 74: 소스
75: 드레인 76: 산화게이트
77: 제 2전극 78: 전기접점
79: 다결정실리콘플러그
본 발명은 400℃의 온도에서 바람직하게는 그 이하에서 집적회로를 산소에 노출하는 집적회로에 사용하기 위한 BST박막을 제조하는 공정을 제공하는 동시에 BST재료를 이용하는 고품질의 층형상 집적회로를 제공하는 것이다.
본 발명은 기판을 준비하는 단계와; 상기 기판상에 바륨, 스트론튬 및 티타늄을 함유한 박막을 형성해서 기판상에 BST의 고체박막을 형성하기 위해 500∼900℃의 온도로 무산소분위기에서 박막을 가열하는 단계를 구비한 결정BST박막을 제조하는 방법을 제공하는 것이다. 바람직하게는 기판은 전구체를 부여하기 전에 질소분위기에서 전(前)베이킹되어 있다. 바람직하게 가열스텝은 약 30분동안 질소분위기에서 약 800℃의 온도로 어닐하는 것을 구비한다. 바람직하게, 이 기판은 제 1전극을 구비하고, 또한, 이 방법은 커패시터를 형성하기 위해 어닐링스텝후에 BST박막상에 제 2전극을 형성하는 스텝을 구비하고, 그에 따라서, 650∼900℃의 온도로 무산소분위기에서 제 2어닐을 행한다. 바람직하게, 제 2어닐온도는 약 800℃이고, 질소분위기이다. 또한 바람직하게 이 방법은 140∼400℃의 온도로 대기에서 전구체막을 건조하는 스텝을 포함한다. 바람직하게 형성하는 스텝은 BST를 형성하는 유효량만큼의 바륨, 스트론튬 및 티타늄성분을 함유한 전구체액을 제공하고, 전구체막을 형성하기 위해 기판에 전구체를 도포하는 것을 구비하고, 가열하는 스텝은 전구체 박막을 건조시키고 가열하는 것을 구비한다.
다른 방법에서는 전구체를 도포하기 전에 기판이 700℃이하, 바람직하게는 약 650℃로 산소에서 전베이킹되어 있다.
상기 언급한 바람직한 방법은 400℃이하의 온도에서 BST박막을 포함하는 집적회로를 산소에 노출해서 우수한 전자적인 특성을 가진 BST의 막막을 초래한다. 예를 들면, 대략 1500Å의 BST박막을 구비하고, 2×10-14∼3×10-14F/㎛2의 커패시턴스와, 종래의 DRAM메모리의 동작범위 1∼5V이상에서 10-7A/㎠미만의 누출전류로 처리하는 바람직한 방법을 사용해서, 커패시터가 제작되었다. 본 발명의 방법은 고온어닐의 이점을 제공하고, 집적회로의 다른 부분이나 커패시터에서 반도전성, 접점과 배리어층의 산화에 대한 우려를 감소시킨다. 따라서, 본 발명은 커패시터에 고절연성상수재료를 이용하는 고밀도 DRAM셀의 발전에 중요한 부분이다. 본 발명의 다른 다수의 구성, 목적, 효과는 첨부도면과 연관해서 판독하면 다음의 명세서로부터 명확해 질 것이다.
(개요)
도 2와 도 3에 따르면, 다수의 커패시터(12),(14),(16)등을 포함한 웨이퍼(10)가 표시되어 있다. 도 2는 본 발명에 따른 공정에 의해 제조된 박막커패시터(12),(14)(16)등이 크게 확대되어 있는 웨이퍼의 상면도이다. 도 3은 커패시터(16)를 양분하는 라인 3-3에 따른 도 2의 부분횡단면도이다. 도 3을 참조하면, 웨이퍼(10)는 이산화실리콘(24), 플레티늄전극(28), BST의 박막(30), 및 다른 플레티늄전극(32)에 부착해서 그위에 층을 지원하는 티타늄의 얇은 부착층(26), 이산화실리콘절연층(24), 실리콘기판(22)을 포함한다. 이 층들(24, 26, 27, 28, 30, 32)이 증착된 후에, 웨이퍼는 층(32)까지 아래로 에칭되어, 하부전극(28)에 의해 상호접속되는 별개의 커패시터(12),(14),(16)등을 형성한다. 주로 본 발명은 BST의 층(30)을 형성하는 방법을 포함한다.
도 4는 본 발명을 사용해서 제조되는 집적회로(70)를 형성하기 위해 DRAM메모리셀내에 BST커패시터(72)를 집적화하는 예를 표시한다. 이 메모리셀(50)은 실리콘기판(51), 필드산화영역(54) 2개의 전기적으로 상호접속된 전기디바이스, 트랜지스터(71) 및 스택커패시터(72)를 포함한다. 트랜지스터(71)는 게이트(73), 산화게이트(76), 소스(74), 드레인(75)을 포함한다. 커패시터(72)는 바람직하게 티타늄부착층(57), 질화티타늄배리어층(58) 및 플레티늄층(59)은 구비한 제 1전극(55), BST의 절연성박막(60), 제 2전극(77)을 포함한다. (66)과 같은 절연체는 트랜지스터(71)의 드레인(75)이 다결정실리콘플러그(79)에 의해 커패시터(72)의 제 1전극(55)에 접속되는 경우를 제외하고서 디바이스(71),(72)를 분리한다. (47),(48)과 같은 전기적인 접점은 디바이스(71),(72)로부터 집적회로(70)의 다른 부분에 전기적인 접속을 형성한다. 집적회로DRAM메모리셀을 위한 완전한 제조공정은 1996년 10월 1일자 미국특허 제 5,561,307호에 개시되어 있다. 도 2, 도 3, 도 4는 커패시터(12),(14),(16) 등을 표시하고, 집적회로(70)는 실제의 전자디바이스의 특정부분의 실제횡단면을 의미하는 것이 아니고, 다르게 할 수 있는 것보다 본 발명의 구성과 공정을 더 확실하고 완전하게 표시하기 위해 채용되는 표현을 이상화한 것이라고 이해해야 한다.
이 명세서는 BST로 이루어진 층(30)을 가진 커패시터(12),(14),(16)의 제조와 검사를 언급한다. 하지만, 상기 언급한 전자디바이스와 구체적인 공정은 예시적인 것으로 이해해야하고, 즉, 본 발명은 도 3 및 도 4의 층이 상기 언급되고 이하에 언급되는 이외의 다른 재료로 이루어 질수 있고, 본 발명의 공정의 다른 많은 변화는 너무 다양하기 때문에 이와 같은 문서에 포함될 수 없고, 이 방법과 재료는 (12),(14),(16)등과 같은 커패시터와 집적회로(70)이외의 다른 많은 전자디바이스에 사용될 수 있다고 추측된다. 또한 용어 "기판"은 이 명세서에서 특정의미와 통상의미의 양자로 사용된다고 인식해야 한다. 특정의미에서 그것은 언급한 예시적인 전자디바이스가 제조되는 종래에 실리콘기판이라고하는 특정실리콘층(22)을 언급한다. 통상의미에서, 그것은 다른 층이나 층들이 형성되는 다른 재료, 대상물, 또는 층을 언급한다. 이런 의미에서, 예를 들면, 층(22),(24),(26), (27),(28)은 BST의 층(30)을 위한 기판(18)을 구비한다.
본 명세서에서 사용되는 용어는 "화학량론(stoichiometry)" 또는 "화학량론적인(stoichiometric)"이다. 여기서 사용된 바와 같이, 용어 "화학량론적인"은 일반적으로 전구체용액과 최종의 BST박막(30)사이의 관계를 표시한다. "화학량론적인 전구체"는 전구체내에서, 각종 금속의 상대적인 비율이 소기의 최종BST박막(30)의 동종의 시료의 비율과 동일한 것이다. 이 비율은 최종박막(30)을 위한 공식에 의해 구체화된 것이다.
본 명세서에 사용되는 용어 "박막"이 있다. 집적회로기술분야에서 용어 "박막"은 두께가 ㎛이하, 바람직하게는 0.5㎛이하의 층을 언급한다고 인식해야 한다. 이들 막은 소위 하이브리드디바이스의 소자내에 사용되는 "박막"보다 더 얇고, 그에 대한 제조는 집적회로의 제조와 전혀 다른 기술을 포함한다.
본 명세서에 있어서, 집적회로 또는 집적회로의 일부를 가열하는 것에 대해서 "저온"은 400℃이하의 온도를 의미하고, "고온"은 700℃이상의 온도를 의미한다.
본 명세서의 예에서 개시된 BST는 강유전체가 아니고, 바람직하게는 상유전체이다. 이 재료는 고절연성계수재료이고 그의 바람직한 용도는 절연성전하저장디바이스, 즉, 강유전성 주요부이외에 절연체에서 동작하는 전하저장디바이스이다.
(제조공정의 상세한 설명)
본 발명의 더 구체적인 설명에 따르면, (30),(60)과 같은 박막과 이들 박막(30),(60)과 합체하는 (10),(70)과 같은 디바이스를 준비하는 본 발명에 따른 공정의 바람직한 실시예의 플로우차트는 도 1에 표시되어 있다. 우선, 바람직한 공정의 각각의 스텝을 재고해서 공정의 예를 제공한다. 이 공정의 제 1스텝 80은 전구체 또는 전구체(P1),(P2),(P3)등의 준비스텝이다. 바람직한 실시예에 있어서, 전구체는 BST박막(30)을 구비하기 위한 금속의 화합물 또는 화합물이 용해되어 있는 액체이다. 전구체액용액은 통상의 용매를 이끄는 알콕사이드 화학기술, 카르복실산화학기술 또는 다른 습식화학기술 등을 사용하는 각각의 소자를 위한 전구체(P1),(P2),(P3)를 준비해서 얻어질 수 있다. 또한, 도팬트(dopant)와 첨가제를 함유한 하나이상의 전구체(P4)도 첨가될 수 있다. 다음에 각각의 금속용 전구체와 도팬트와 첨가제는 스텝(81)에서 혼합되고, 바람직하게는, 동일 용기내에서 일연의 혼합스텝(81A),(81B)에 의해서 또는 모든 금속과 용매가 함께 혼합되는 단일의 혼합스텝에 의해서 혼합된다. 혼합된 전구체는 스텝 82에서 증류되어 심각한 열화없이 장기간동안 저장할 수 있는 스톡용액(83)을 형성한다. 바람직한 전구체액에 있어서, 바륨, 스트론튬 및 티타늄은, 통상의 용매를 가진 용액내에 하나이상의 전구체화학적 화합물내에 함유되어 있다. 이제, 이러한 BST용 전구체는 일본국 사이타마현 사카도시 치요다 5죠오메 1-28번지의 코준도 화학연구소주식회사(Kojundo Chemical Laboratory Co, Ltd.,)에서 상업적으로 유용하게 되었다. BST전구체의 준비의 상세한 예와 이에 포함된 화학기술은 1996년 5월 7일자 미국특허 제 5,514,822호에 개시되어 있다.
단, 스톡용액의 증착이전에 그것이 특별히 준비된 용액인지 통상의 것인지는 용매제어 및/또는 농도제어스텝84에서 최적의 증착을 위해 조정된다. 최종의 전구체는 전구체의 건조 및 어닐링시에 BST의 소망의 박막을 자연적으로 형성하기 위한 유효량의 금속성분을 함유한다.
용매 및 농도제어스텝 84과 병행해서, 기판(18)을 준비한다. 박막을 지지하고, 여기서 언급한 재료 및 공정과 호환할 수 있는 대부분의 기판이 사용될 수 있다. 이들 기판의 일부는 첨가된 집적회로 및/또는 금속층, 실리콘이나 유리판, 및 다른 전자디바이스칩을 가지거나 가지지 않고서 산화 또는 비산화실리콘, 또는 칼륨비화물 반도체웨이퍼를 포함한다. 본 명세서의 예시적인 디바이스로서 기판은 도 3의 기판(18)과 마찬가지로 금속화된 기판이었다. 이들 기판은 층(22),(24),(26),(27),(28)을 형성함으로써 스텝 85에서 형성되고, 다음에 스텝 86에서 전(前)베이크되었다. 기판이 실리콘, 칼륨비화물 또는 다른 반도체웨이퍼이면, 이 기판은 이 분야에서 알려진 바와 같이 활성영역을 형성해서 준비되어 전베이크되거나, 아니면 스텝 86에서 건조되었다. 스텝 87에서는 기판이 전구체로 코팅된다. 이하 논의되는 예에 있어서, 피복은 1995년 10월 10일자 미국특허 제 5,456,945호에 개시된 안개화 증착공정과 같은 처리나 디핑(dipping) 또는 다른 적절한 피복공정이 사용될 수 있지만, 스핀-온(spin-on)공정에 의해 행해진다. 하나의 건조스텝 또는 3개이상의 건조스텝도 사용할 수 있지만 피복된 기판은 다른 온도인 2개의 스텝 88, 89에서 바람직하게 건조된다. 층(30)의 소망의 두께가 얻어지지 않으면, (92)에서 표시된 바와 같이 소망의 두께를 형성하기 위해 필요에 따라 일연의 피복 및 건조스텝 87, 88, 89가 수차계 반복된다. 다음에 웨이퍼(10)는 스텝 93에서 어닐되고, 상부 또는 제 2전극(32)은 스퍼터링 또는 다른 적절한 공정에 의해서 스텝 94에서 증착된다. 비록 바람직한 공정에서는 행해지지 않지만 추가적으로 이 웨이퍼는 상부전극이 형성된 후, 패턴화 이전에 어닐된다. 다음에 커패시터(16)는 스텝 95에서 이온밀링, 화학에칭 또는 다른 적절한 공정에 의해서 패턴화되거나 구성된다. 다음에 스텝 96에서 최종어닐스텝을 행한다. 이로 인하여 도 2에서와 마찬가지로 커패시터디바이스의 집적된 설정이 소망한 최종결과이면 공정을 완료하지만, 도 4의 집적회로의 경우에는 접촉금속화, 캐핑등과 같은 완료스텝 97을 행한다. 또한 이하에 언급되는 바와 같이, 상기 언급한 모든 스텝이 모든 디바이스에 필요한 것은 아니고, 일부 스텝은 선택적이고, 다른 스텝은 단지 어떤 BST커패시터용으로만 사용된다. 본 발명의 특징은 BST박막(30),(60)의 증착후의 가열스텝, 즉 건조스텝 88, 89, 제 1어닐스텝 92, 최종어닐스텝 96 및 추가적인 상부전극 어닐 등이 행해지면, 모두는 400℃이하의 온도와 가열이 무산소분위기 바람직하게는 질소에서 행해지는 것을 포함한다.
바람직한 공정은 액체증착공정이고, 또한 본 발명은 피복스텝 87이 스퍼터링 화학증기증착(CVD, Chemical vapor deposition), 특히 유기금속CVD(MOCVD, metalorganic CVD) 및 레이저박리 등과 같은 다른 방법을 구비하는 것도 예기된다. 이들은 모두 공지의 BST증착방법이다. 이들의 경우에 건조스텝 88, 89를 생략하고, 어닐스텝93과 다음의 스텝은 본 명세서에서 언급한 바와 같이 실행된다.
제조공정의 상세한 내용에 따르면, 티타늄부착층(26)을 가진 플레티늄층(28)은 논의된 예에서 사용된 금속화이고, 각종 다른 금속은 텅스텐, 몰리브덴, 크롬, 니켈 또는 이들의 합금 및 질화티타늄, 탄탈의 부착층을 가진 플레티늄으로서 사용될 수 있다. 스퍼터링 또는 진공증착은 다른 금속화 공정이 사용되더라도 바람직한 금속화증착공정이다. 금속화증착동안, 기판을 가열하면 접착을 증가시키는데 효과적이다. 바람직한 전베이킹스텝 86은 불활성분위기나 산소분위기에서 기판을 베이킹하는 것을 구비한다. 바람직하게 전베이킹스텝 86은 피복스텝 87이전에 400∼1000℃의 온도로 바람직하게는 450℃로 다른 비활성가스나 질소가스내에서 행해진다. 전베이킹 산소분위기에서 바람직하게는 20∼100%의 농도에서 행해지면, 다음에 이미 증착된 다른 집적회로재료의 산화가 문제를 일으키지 않는다면 400℃이하에서 행해져야 한다. 바람직하게 웨이퍼(10)는 확산로에서 베이크된다. 기판전베이크스텝 86은 기판표면에 수분과 유기불순물을 제거한다. 더욱 중요하게는, 전베이킹이 부착층(26)금속의 전베이킹과 상호확산의 어닐링현상을 통해서 금속층(28)의 내부응력을 감소시킨다. 이 모든 것은 기판(18)과 BST박막(30)사이의 부착을 증가시키고 필링을 최소화한다. 또한 부착층(26)이 전이금속이면 전베이킹은 금속을 화학적으로 안정화시킨다. 그러므로 플레티늄층(28)을 개재해서 BST박막(30)으로 통과하는 이동원자의 수는 격렬하게 감소하고, BST박막(30)은 확산된 이온에 의거한 결함없이 스무드하게 결정화된다. 기판이 금속화되지 않으면 실리콘이나 다른 웨이퍼는 낮은 전베이크온도로 스텝 86에서 탈수된다.
전구체혼합, 추출, 용매제어, 및 농도에서 스텝 81, 82, 83은 명확히하기 위해 별도로 및 선형적으로 논의되었다. 그러나, 이들 스텝은 전구체를 저장하는지 즉시 사용하는 지 등에 따라서 사용된 별도의 액체에 따라서 다르게, 결합 및 배열될 수 있다. 예를 들면 추출은 용매농도제어의 일부이고, 제품에 의한 미소망의 부분을 제거하는데 유용하므로 양쪽기능은 함께 행해진다. 다른 예로서 혼합 및 용매제어는 소정의 순서로 전구체액에 특정의 반응체와 용매를 첨가하는 바와 같이 동일한 물리적 동작을 분배한다. 제 3의 예로서 혼합, 추출과 용매 및 농도제어의 이들 스텝은 전구체를 준비하는 전체공정동안 수차례 반복될 수 있다.
다음에 혼합되고, 추출되고, 조정된 전구체액은 기판(18)상에 피복된다. 바람직하게 피복은 스핀-온(spin-on)공정에 의해 행해진다. 바람직한 전구체액농도는 0.1∼0.50M(moles/liter)이고, 바람직한 스핀속도는 5초∼5분동안 500∼5000rpm이고 가장 바람직하게는 30초동안 2500rpm이다.
스핀-온공정과 안개화증착공정은 용매의 일부를 제거하지만, 일부의 용매는 피복후에 잔류한다. 이 용매는 건조스텝88, 89에서 습식막으로부터 제거된다. 동시에, 가열은 증기화되고 박막에서 제거되는 박막내의 유기성분을 열분해시킨다. 이로 인하여 전결정화된 비결정상태에서 BST의 고체박막을 생성한다. 이 건조된 막은 다음의 스핀-온피복을 지지하기에 충분한 강체이다. 건조온도는 용매의 끓는점 이상이고, 바람직하게는 전구체액의 유기물의 열분해온도이상이다. 바람직한 건조온도는 용매의 끓는점과 400℃사이이고, 사용된 특정전구체에 따른다. 바람직하게 건조는 비록 하나의 스텝이나 3개스텝이상에서 행해질 수 있지만 2개의 스텝 88, 89에서 행해진다. 다중스텝건조공정은, 급속한 온도상승에 의한 과다한 체적감소에 기인해서 발생할 수 있는 박막의 크랙과 기포를 방지하는데 유용하다. 바람직하게 제 1건조스텝 88은 상대적으로 저온스텝이고, 바람직하게는 1∼5분동안 140℃∼180℃의 온도이고 가장 바람직하게는 3분동안 약 160℃이다. 바람직하게 제 2건조스텝은 2∼8분동안 200∼400℃의 온도이고, 가장 바람직하게는 약 3분동안 약 400℃의 온도이다. 바람직하게 건조는 대기중의 열판에서 행해진다.
스핀공정 또는 다른 공정을 개재한 단일피복의 두께는 다음의 가열스텝 88∼91, 93동안, 체적감소에 기인한 크랙을 방지하기 위해 매우 중요한 것이다. 크랙없는 막을 얻기위해, 단일 스핀-피복층은 베이크스텝 89후에 2000Å(200㎚)이하가 바람직하다. 그러므로, 다중피복은 2000Å이상의 막두께를 얻기 위해 필요하다.
일단 소망의 막두께가 얻어지면, 건조되고 바람직하게 베이크된 막은 연속어닐과 구별하기 위해 제 1어닐이라고 하는 스텝 93에서 어닐된다. 바람직하게 제 1어닐은 불활성분위기, 바람직하게는 아르곤과 같은 질소 및/또는 불활성가스, 가장 바람직하게는 질소의 노내에서 행해진다. 또한 제 1어닐은 노대신에 급속열처리(RTD, Rapid Thermal Processing)장치에서 행해질 수 있다. 제 1어닐스텝 93의 온도는 BST의 박막 (30),(60)의 결정화온도이상이다. 박막(30),(60)에서 구성성분의 증발을 방지하고 이미 존재하는 집적회로에 대한 손상을 포함하는 기판에 대한 열손상을 방지하기 위해 어닐링온도는 900℃이하로 유지하는 것이 바람직하다. 바람직하게 BST에 대한 어닐링은 700∼900℃에서 행해진다. 어닐의 시간은 단지 푸시/풀사이클을 가진 어닐에서 20시간 이상의 유지시간을 가진 푸시/풀사이클까지 변경될 수 있다. 가장 바람직하게는 BST에 대한 어닐은 낮은 열비용에 대한 10분의 푸시/풀에 의해서 60분동안 약 800℃의 온도로 행해진다.
제 1어닐후에, 제 2 또는 상부전극(32)이 형성된다. 바람직하게 전극은 플레티늄 단일층의 DC스퍼터링에 의해서 형성되지만, RF스퍼터링, 이온빔스퍼터링, 진공증착 또는 다른 적절한 증착공정에 의해서도 형성될 수 있다. 전자디바이스디자인에 대해 소망하면, 금속증착전에, BST박막(30)은 종래의 포토리소그래피 및 에칭을 사용해서 패턴화 될 수 있고, 다음에 상부전극(32)은 증착후에, 제 2공정에서 패턴화된다. 여기에 언급된 예에 있어서, 상부전극(32)과 BST박막(30)은 종래의 포토리소그래피 기술과 이온빔밀링을 사용해서 함께 패턴화된다.
증착될 때 BST박막(30)에 대한 상부전극(32)의 부착은 항상 약하다. 바람직하게 부착은 열처리에 의해서 향상된다. 상부전극(32)으로 덮혀진 BST박막(30)을 포함한 웨이퍼(10)는 상기 언급한 패턴화스텝 95이전에 어닐되지만, 바람직하게는 단지 패턴화스텝 95후에 스텝 96에서 어닐된다. 바람직하게 최종어닐스텝 96은 650∼850℃가장 바람직하게는 800℃이하의 온도로 전기로내에서 행해진다. 가장 바람직하게 어닐은 10분의 푸시/풀 및 약 30분의 유지시간으로 행해진다. 어닐시간은 유지시간없이 단 10분의 푸시/풀사이클에서 푸시풀을 함께 가진 60분의 유지시간까지의 범위에 있다. 바람직하게 어닐스텝 96은 아르곤과 같은 불활성가스 및/또는 질소분위기에서 가장 바람직하게는 질소에서 다시 행해진다. 최종 어닐은 전극(32)과 BST박막(30)사이의 계면 및 상부전극(32)내의 내부응력을 감소시킨다. 동시에, 제 2어닐링스텝 96은 상부전극의 스퍼터링에서 발생한 BST박막내의 미세구조를 재구성하고 그 결과로서 재료의 특성을 향상시킨다.
(제조공정의 예)
이하, 도 2 및 도 3에 표시된 웨이퍼(10)에 부여되는 바와 같이, 본 발명에 따른 제조공정의 예를 설명한다. 각각의 예에 따라서 도면에 도시된 전기적/전자적인 특성을 논의한다. 도면은 도 5와 같은 커패시턴스곡선과 도 6과 같은 누출전류곡선을 포함한다. 커패시턴스곡선은 부여된 전압에 대한 커패시턴스, F/㎠의 단위로 표시되어 있다. 누출전류곡선은 부여된 전압에 대하여 A/㎠의 단위로 표시되어 있다.
(예 1)
커패시터는 도 2 및 도 3에 표시된 바와 같이, 절연성재료가 BST의 박막(30)을 구비해서 제조되었다. 기본적으로 그것은 도 1의 플로우시트와 연관해서 상기 언급된 바람직한 공정에 따라서 제조되었다. BST의 0.5M농도의 스톡전구체액은 실험전에 대략 5개월 동안 준비되었다. 사용하기 전에 스톡액은 BST의 0.35M에 n-부틸아세트산염 용매로 희석하였다. 단결정실리콘층(22), 500㎚두께의 이산화실리콘층(22), 20㎚두께의 티타늄층(26), 200㎚두께의 플레티늄층(28)은 구비한 기판(18)은 30분동안 확산로에서 450℃로 전베이크되었고 도 1의 스텝 86에서 5ℓ/m의 질소흐름으로 10분간 푸시-풀되었다. 플레티늄전극은 0.807Ω/sq의 시트저항을 가졌다. 1회용 피펫은 기판(18)상에 1㎖의 BST액을 위치시키기 위해 사용되었다. 웨이퍼는 스텝 87에서 30초동안 2400RPM으로 회전하였다. 다음에 기판(18)은 열판상에 놓여져서 스텝 88에서 3분동안 약 160℃로 대기중에서 베이크되었고, 다음에 스텝 89에서 다른 3분동안 대기중에서 400℃로 베이크되었다. 제 2건조를 통해서 1회용 피펫을 사용하는 스텝 87∼89는 BST의 제 2피복을 첨가하기 위해 스텝 92와 같이 반복되었다. 다음에 웨이퍼는 확산로로 이송되어 스텝 93에서 10분의 푸시-풀로 60분동안 5ℓ/m의 질소흐름에 의해서 800℃로 어닐되었다. 다음에 스텝 94에서 200㎚플레티늄의 상부층(32)이 스퍼터되었다. 다음에 스텝 95에서 350W 또는 40분동안의 IPC스트립, 이온밀에칭, 표준포토마스크 공정에 의해 야기된 저항이 부여되었다. 최종적으로 스텝 96에서 커패시터는 10분의 푸시-풀로 30분동안 약 5ℓ/m의 질소흐름에서 800℃로 어닐되었다. BST절연층(30)의 최종두께는 막두께 이소스코우프(Film Thickness Isoscope)(Si3N4plate, conv. fact. 0.95)로 관찰할 때 약 1425℃이었고 커패시터의 영역은 약 196000㎛2이었다.
도 5는 예 1의 커패시터의 Capacitance/㎛2는 ±5V에서 약 1.4×10-14F이었고, 0V근처에서는 최대로 약 2.4×10-14F에 도달하였다는 것을 표시한다. 도 6은 예 1의 샘플에 대해서 부여된 전압에 의해, A/㎠단위의 누출전류의 그래프를 표시한다. 누출전류는 0.5V에서 약 2×10-9A/㎠로 상승하고, 약 3.5V에서 평탄하게 유지되고, 다음에 약 6V에서 약 5×10-7A/㎠로 상승한다. 종래 메모리의 작동전압이 약 3∼5V이기 때문에 10-6V이하의 누출전류는 우수한 메모리성능을 나타내고, 그 결과로서 예 1의 공정에 의해 제조된 재료는 우수한 절연성 메모리를 형성하는 것을 나타낸다.
(예 2)
커패시터는 스텝 86에서의 기판의 전베이킹이 질소대신에 5ℓ/m의 유량으로 산소내에서 행해지고, 노의 온도가 450℃대신에 650℃인 것을 제외하고서, 예 1과 같은 동일 공정을 사용해서 제조되었다. 예 1과 마찬가지로 BST절연성층의 최종두께는 막두께 이소스코우프(Si3N4plate, conv. fact. 0.95)로 측정할 때 약 1425Å이었고 커패시터의 영역은 약 196000㎛2이었다.
예 2의 커패시터의 Capacitor/㎛2는 ±5.0V에서 약 1.4×10-14F이었고, 0V근처에서는 약 2.9×10-14F이었다. 예 2의 샘플에 대해서 부여된 V단위의 전압에 대한 A/㎠단위의 누출전류는 약 0.5V에서 약 3×10-9A/㎠로 상승하였고, 약 2.0V에서 평탄하게 유지되었고, 약 3V에서는 약 4×10-7A/㎠로, 약 5V에서는 1×10-4A/㎠로 상승하였다. 대부분의 집적회로가 약 3V에서 작동하도록 설계되어 있기 때문에, 이 커패시터의 측정된 전자적인 특성은 우수한 DRAM메모리에 적합하다.
상기 2개의 예는 400℃이상의 가열스텝에서 산소를 사용하지 않은 샘플이 650℃에서 산소전베이크된 샘플보다 어느 정도 낮은 커패시턴스값과 어느정도 우수한 누출전류값을 제공하는 것을 표시한다. 커패시터상에서 이루어진 측정결과는 산소가 존재하는 분위기에서 기판의 전베이킹이 기판층에서 소망하지 않은 현상을 일으키는지에 관한 것을 포함하지 않는다. 집적회로제조공정에 있어서, 집적회로기판 및/또는 다른 디바이스와 기판상의 재료는 산소에 대해 매우 민감하므로, 예 1의 무산소공정이 바람직하다. 그러나, 650℃의 온도는 종래기술에서 사용된 산소어닐의 온도보다 상당히 작다. 또한, 일부 집적회로구성과 공정은 650℃의 산소베이크에 의해서 상당히 손상되지 않지만, 종래기술의 상대적으로 고온인 산소어닐에 의해서 손상될 수 있다. 그런 경우에 예 2의 공정이 바람직하다.
기판상에 증착된 BST의 가열은 400℃이상의 처리온도에서 질소와 같은 불활성분위기에서만 행해지는 처리스텝을 사용하는 BST의 박막은 이용해서 전자디바이스를 구성하기 위한 공정과 구성을 설명한다. 또한, BST의 증착에서 형성된 기판이 가열온도가 400℃이상인 경우에 불활성분위기에서만 가열되는 바람직한 방법과, 기판이 650℃의 온도에서 전베이크되는 덜 바람직한 방법을 설명한다. 고온산소어닐을 사용하지 않고서 집적회로를 제작하기 위한 수용가능한 전자적인 품질의 BST박막을 제작하는 예가 종래기술에 표시되어 있지 않는 것을 고려하면, 즉, 종래의 기술은 고온산소어닐이 이들 재료의 높은 전자적인 품질의 박막을 얻기 위해 필수적이라고 한다면, 상기와 같은 결과를 얻는 것은 놀라운 일이다. 또한, 종래의 공정에 사용된 금속재료와 실리콘을 산화할 가능성이 본 발명의 공정에 의해서 상당히 감소되기 때문에 이들 결과는 종래의 다른 CMOS 또는 다른 집적회로공정에 BST의 집적을 매우 촉진하는 것이다. 이제 이 분야의 당업자가 본 발명의 개념을 벗어나지 않고서 언급한 구체적인 실시예의 변형과 각종 용도를 달성할 수 있다고 인식한다. 예를 들면 금속화된 기판을 개시하는 것이나 BST의 고온산소어닐이 사용되지 않는 공정은 우수한 전자적인 품질의 박막을 형성할 수 있고, 이들 공정은 언급한 공정상에 변형을 제공하기 위해 각종 공지의 배리어층 등을 사용하는 종래의 공정과 결합될 수 있다. 또한, 언급한 스텝도 어떤 경우에 다른 순서로 행해질 수 있는 것도 확실하다. 또한 동등한 구조와 공정은 언급한 각종 구조와 공정으로 대체될 수 있다. 또한, 다른 치수 및 재료의 변형도 사용할 수 있다.

Claims (20)

  1. 기판(18, 55)을 제공하는 스텝과, 상기 기판상에 바륨, 스트론튬 및 티타늄을 함유한 박막을 형성하는 스텝을 구비한 바륨스트론튬 티탄산염의 박막(30,60)의 제조방법에 있어서,
    상기 기판상에 상기 바륨스트론튬티탄산염의 고체박막(30,60)을 형성하기 위해 500∼900℃의 온도로 무산소분위기에서 상기 박막을 가열하는 스텝을 특징으로 하는 바륨스트론튬티탄산염의 박막의 제조방법.
  2. 기판(18,55)을 제공하는 것과; 상기 기판상에 바륨, 스트론튬 및 티타늄을 함유한 박막을 형성하는 것을 구비한 바륨스트론튬티탄산염의 박막(30,60)의 제조방법에 있어서,
    상기 기판상에 상기 BST박막(30,60)을 형성하기 위해 600℃이상의 온도로 유지하면서 산소에 노출시키지 않고서, 상기 기판상의 상기 박막을 가열하는 스텝을 특징으로 하는 바륨스트론튬 티탄산염의 박막의 제조방법.
  3. 제 2항에 있어서, 상기 가열하는 스텝은 400℃이상의 온도로 유지하면서 상기 고체막을 산소에 노출시키지 않고서 실행되는 것을 특징으로 하는 제조방법.
  4. 제 1항 또는 제 2항에 있어서, 상기 분위기는 질소를 구비하는 것을 특징으로 하는 제조방법.
  5. 제 1항 또는 제 2항에 있어서, 상기 가열하는 스텝은 약 700∼900℃로 불활성분위기에서 어닐하는 것을 구비하는 것을 특징으로 하는 제조방법.
  6. 제 5항에 있어서, 상기 어닐링스텝은 약 800℃의 온도로 질소분위기에서 어닐하는 것을 구비하는 것을 특징으로 하는 제조방법.
  7. 제 1항 또는 제 2항에 있어서, 상기 기판은 제 1전극(28, 55)을 구비하고, 커패시터(16,72)를 형성하기 위해 상기 어닐링스텝후에 상기 바륨스트론튬티탄산염의 박막상에 제 2전극(32,77)을 형성하는 스텝을 더 구비하고, 650∼900℃의 온도로 무산소분위기에서 제 2어닐을 계속적으로 행하는 스텝을 특징으로 하는 제조방법.
  8. 제 7항에 있어서, 상기 제 2어닐온도는 약 800℃이고 질소분위기인 것을 특징으로 하는 제조방법.
  9. 제 1항 또는 제 2항에 있어서, 상기 박막을 형성하는 스텝은, 상기 전구체의 가열시에 바륨스트론튬티탄산염을 자연적으로 형성하는 유효량의 금속성분을 함유한 전구체를 제공하는 것과; 전구체박막을 형성하기 위해 상기 기판에 상기 전구체를 도포하는 것을 구비하고, 상기 가열하는 스텝은 상기 전구체박막을 가열하는 것을 구비하는 것을 특징으로 하는 제조방법.
  10. 제 9항에 있어서, 상기 가열스텝 이전에 140∼320℃의 온도로 대기중에서 상기 전구체막을 건조시키는 스텝을 더 구비한 것을 특징으로 하는 제조방법.
  11. 제 10항에 있어서, 상기 건조시키는 스텝은 0.5∼4분동안 140∼180℃의 온도에서 행하는 제 1건조스텝과, 3∼8분동안 200∼400℃의 온도에서 행하는 제 2건조스텝을 구비하는 것을 특징으로 하는 제조방법.
  12. 제 1항 또는 제 2항에 있어서, 상기 기판을 제공하는 스텝은 부착층(26,57)을 형성하는 것과 다음에 상기 부착층상에 제 1전극(28,58)을 형성하는 것을 구비하는 것을 특징으로 하는 제조방법.
  13. 제 1항 또는 제 2항에 있어서, 상기 전구체를 도포하기 전에 200∼900℃의 온도로 기판을 가열해서 상기 기판을 전베이킹하는 스텝을 더 구비한 것을 특징으로 하는 제조방법.
  14. 제 13항에 있어서, 상기 전베이킹스텝은 불활성분위기에서 행해지는 것을 특징으로 하는 제조방법.
  15. 제 14항에 있어서, 상기 전베이킹스텝은 질소분위기에서 행해지는 것을 특징으로 하는 제조방법.
  16. 제 13항에 있어서, 상기 전베이킹스텝은 산소함유분위기에서 행해지는 것을 특징으로 하는 제조방법.
  17. 제 16항에 있어서, 상기 산소내에서의 전베이킹스텝은 400℃이하의 온도에서 행해지는 것을 특징으로 하는 제조방법.
  18. 제 16항에 있어서, 상기 전베이킹스텝은, 600∼700℃의 온도에서 행해지는 것을 특징으로 하는 제조방법.
  19. 제 18항에 있어서, 상기 전베이킹스텝은 대략 650℃의 온도에서 행해지는 것을 특징으로 하는 제조방법.
  20. 제 1항에 있어서, 상기 형성하는 스텝은 스퍼터링, 화학증기증착과 레이저박리로 이루어진 군에서 선택된 하나의 공정을 구비하는 것을 특징으로 하는 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762227B1 (ko) * 2001-12-15 2007-10-01 주식회사 하이닉스반도체 반도체소자의 커패시터 제조방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220104A (ja) * 1998-01-30 1999-08-10 Toshiba Corp 半導体装置の製造方法
WO2000022579A1 (fr) * 1998-10-09 2000-04-20 Toyota Jidosha Kabushiki Kaisha Dispositif de taxation
US6303972B1 (en) * 1998-11-25 2001-10-16 Micron Technology, Inc. Device including a conductive layer protected against oxidation
US7067861B1 (en) 1998-11-25 2006-06-27 Micron Technology, Inc. Device and method for protecting against oxidation of a conductive layer in said device
US6245580B1 (en) 1999-01-11 2001-06-12 Symetrix Corporation Low temperature process for fabricating layered superlattice materials and making electronic devices including same
US6660414B1 (en) 1999-04-26 2003-12-09 U.S. Department Of Energy Tungsten-doped thin film materials
US6146907A (en) * 1999-10-19 2000-11-14 The United States Of America As Represented By The United States Department Of Energy Method of forming a dielectric thin film having low loss composition of Bax Sry Ca1-x-y TiO3 : Ba0.12-0.25 Sr0.35-0.47 Ca0.32-0.53 TiO3
NO312180B1 (no) * 2000-02-29 2002-04-08 Thin Film Electronics Asa Fremgangsmåte til behandling av ultratynne filmer av karbonholdige materialer
CN100388420C (zh) * 2000-10-31 2008-05-14 塞姆特里克斯公司 具有改进微型结构的层状超晶格材料的制造方法
US7001778B2 (en) * 2001-03-09 2006-02-21 Symetrix Corporation Method of making layered superlattice material with improved microstructure
US7029971B2 (en) * 2003-07-17 2006-04-18 E. I. Du Pont De Nemours And Company Thin film dielectrics for capacitors and methods of making thereof
US20060287188A1 (en) * 2005-06-21 2006-12-21 Borland William J Manganese doped barium titanate thin film compositions, capacitors, and methods of making thereof
US7795663B2 (en) * 2005-06-21 2010-09-14 E. I. Du Pont De Nemours And Company Acceptor doped barium titanate based thin film capacitors on metal foils and methods of making thereof
CN101233590B (zh) * 2005-07-29 2012-03-28 Tdk株式会社 薄膜电容器的制造方法
US8623737B2 (en) * 2006-03-31 2014-01-07 Intel Corporation Sol-gel and mask patterning for thin-film capacitor fabrication, thin-film capacitors fabricated thereby, and systems containing same
US10596604B2 (en) 2016-09-27 2020-03-24 Texas Instruments Incorporated Methods and apparatus using multistage ultrasonic lens cleaning for improved water removal
US10682675B2 (en) 2016-11-01 2020-06-16 Texas Instruments Incorporated Ultrasonic lens cleaning system with impedance monitoring to detect faults or degradation
US11237387B2 (en) 2016-12-05 2022-02-01 Texas Instruments Incorporated Ultrasonic lens cleaning system with foreign material detection
US10663418B2 (en) 2017-02-03 2020-05-26 Texas Instruments Incorporated Transducer temperature sensing
US10695805B2 (en) * 2017-02-03 2020-06-30 Texas Instruments Incorporated Control system for a sensor assembly
US11042026B2 (en) 2017-02-24 2021-06-22 Texas Instruments Incorporated Transducer-induced heating and cleaning
US11420238B2 (en) 2017-02-27 2022-08-23 Texas Instruments Incorporated Transducer-induced heating-facilitated cleaning
US10601397B2 (en) * 2017-03-24 2020-03-24 Zhuhai Crystal Resonance Technologies Co., Ltd. RF resonator electrode and membrane combinations and method of fabrication
US11607704B2 (en) 2017-04-20 2023-03-21 Texas Instruments Incorporated Methods and apparatus for electrostatic control of expelled material for lens cleaners
US10780467B2 (en) 2017-04-20 2020-09-22 Texas Instruments Incorporated Methods and apparatus for surface wetting control
US10908414B2 (en) 2017-05-10 2021-02-02 Texas Instruments Incorporated Lens cleaning via electrowetting

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5614252A (en) * 1988-12-27 1997-03-25 Symetrix Corporation Method of fabricating barium strontium titanate
US5648114A (en) * 1991-12-13 1997-07-15 Symetrix Corporation Chemical vapor deposition process for fabricating layered superlattice materials
US5514822A (en) * 1991-12-13 1996-05-07 Symetrix Corporation Precursors and processes for making metal oxides
US5620739A (en) * 1991-02-25 1997-04-15 Symetrix Corporation Thin film capacitors on gallium arsenide substrate and process for making the same
US5624707A (en) * 1991-12-13 1997-04-29 Symetrix Corporation Method of forming ABO3 films with excess B-site modifiers
US5723361A (en) * 1991-12-13 1998-03-03 Symetrix Corporation Thin films of ABO3 with excess A-site and B-site modifiers and method of fabricating integrated circuits with same
JP3407204B2 (ja) * 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
JPH08502859A (ja) * 1992-10-23 1996-03-26 シメトリックス・コーポレイション 層状の超格子物質を有する集積回路およびその製造方法
US5680092A (en) * 1993-11-11 1997-10-21 Matsushita Electric Industrial Co., Ltd. Chip resistor and method for producing the same
CN1083161C (zh) * 1994-07-05 2002-04-17 西梅特里克司有限公司 具有过量的a－位及b－位调节剂的abo3薄膜及其制造方法
US5453908A (en) * 1994-09-30 1995-09-26 Texas Instruments Incorporated Barium strontium titanate (BST) thin films by holmium donor doping

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762227B1 (ko) * 2001-12-15 2007-10-01 주식회사 하이닉스반도체 반도체소자의 커패시터 제조방법

Also Published As

Publication number Publication date
EP0998753A1 (en) 2000-05-10
WO1999004421A1 (en) 1999-01-28
US5853500A (en) 1998-12-29
JP2002509647A (ja) 2002-03-26

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