KR20010017654A - gate electrode structure for semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 게이트전극 구조에 관한 것으로, 보다 상세하게는 게이트전극용 다결정실리콘층의 도펀트인 보론의 게이트산화막 침투와 게이트전극용 다결정실리콘층의 전자결핍(electron depletion)을 함께 해결하도록 한 반도체소자의 게이트전극 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate electrode structure of a semiconductor device, and more particularly, to solve a gate oxide film penetration of boron, a dopant of a polysilicon layer for a gate electrode, and an electron depletion of a polysilicon layer for a gate electrode. A gate electrode structure of a semiconductor device.
일반적으로, 반도체장치의 집적도가 높아지면서 반도체장치를 구성하는 소자들의 사이즈가 지속적으로 축소되어 왔고 현재는 채널 길이가 서브 미크론(sub-micron) 사이즈로까지 축소되고 있다. 이에 따라, 반도체소자의 고속화를 위해 게이트전극 길이와 게이트산화막 두께도 급속히 축소되어 왔다. 게이트산화막의 두께가 얇아지면서 게이트전극용 다결정실리콘층의 도펀트가 게이트산화막으로 침투하는 도펀트 침투현상이 심화하는데 이는 반도체소자의 특성, 즉 문턱전압(threshold voltage)과 포화전류의 변화를 가져온다. 또한, 게이트산화막의 두께가 얇아지면서 게이트전극용 다결정실리콘층의 전자결핍현상이 심화한다.In general, as the degree of integration of semiconductor devices increases, the sizes of devices constituting the semiconductor devices have been continuously reduced, and channel lengths have now been reduced to sub-micron sizes. Accordingly, the gate electrode length and the gate oxide film thickness have also been rapidly reduced in order to speed up the semiconductor device. As the thickness of the gate oxide film becomes thinner, the dopant penetration phenomenon in which the dopant of the polysilicon layer for the gate electrode penetrates into the gate oxide film is intensified. In addition, as the thickness of the gate oxide film becomes thinner, the electron depletion phenomenon of the polysilicon layer for the gate electrode is intensified.
게이트전극의 전자결핍현상을 개선하기 위해서는 게이트전극의 도핑레벨을 높여 주어야 한다. 즉, 도핑레벨이 높을수록 게이트전극의 전자결핍현상이 개선된다. 종래의 N형 모스트랜지스터의 경우, 게이트전극용 다결정실리콘층을 프리도핑(pre-doping)하고 나면 전자결핍레벨을 98%의 수준까지 개선하는 것이 가능하다.In order to improve the electron deficiency of the gate electrode, the doping level of the gate electrode should be increased. That is, the higher the doping level, the better the electron depletion of the gate electrode. In the conventional N-type MOS transistor, after the pre-doping of the polysilicon layer for the gate electrode, it is possible to improve the electron deficiency level to a level of 98%.
그러나, 종래의 P형 모스트랜지스터의 경우, 게이트전극용 다결정실리콘층을 프리도핑하고 나면, 도펀트(예를 들어 보론) 침투현상이 함께 발생하는데 이는 반도체소자의 큰 특성변화를 가져온다. 이를 도 1을 참조하여 좀 더 상세히 언급하면, 실리콘기판(10)의 게이트산화막(20) 상에 선택적으로 형성된 게이트전극(30)이 다결정실리콘층(31)과 그 위의 살리사이드층(33)의 적층구조로 이루어지므로 프리도핑된 다결정실리콘층(31)을 후속의 열처리공정에 의해 열처리하면, 다결정실리콘층(31)의 도펀트, 예를 들어 보론이 다결정실리콘층(31)의 입계(grain boundary)를 따라 상이한 속도로 확산하고 그 결과 게이트산화막(20)을 국부적으로 침투하여 채널영역으로 들어간다.However, in the case of the conventional P-type MOS transistor, after pre-doping the polysilicon layer for the gate electrode, dopant (for example, boron) penetration occurs together, which causes a large characteristic change of the semiconductor device. Referring to this in more detail with reference to FIG. 1, the gate electrode 30 selectively formed on the gate oxide film 20 of the silicon substrate 10 includes the polysilicon layer 31 and the salicide layer 33 thereon. Since the pre-doped polysilicon layer 31 is heat-treated by a subsequent heat treatment process, the dopant of the polycrystalline silicon layer 31, for example, boron is a grain boundary of the polysilicon layer 31 Diffuses at different speeds, and locally penetrates the gate oxide film 20 into the channel region.
더욱이, 종래의 P형 모스트랜지스터의 경우, 게이트전극용 다결정실리콘층의 도핑레벨을 높이더라도 다결정실리콘층의 전자결핍레벨을 92%의 수준까지 개선할 수밖에 없는 한계가 있으므로 근본적인 도핑방법이 요구된다.Furthermore, in the case of the conventional P-type MOS transistor, even if the doping level of the polysilicon layer for the gate electrode is increased, there is a limitation that the electron deficiency level of the polysilicon layer can be improved to 92% level, thereby requiring a fundamental doping method.
따라서, 본 발명의 목적은 도펀트의 게이트산화막 침투를 방지하면서도 게이트전극용 다결정실리콘층의 전자결핍현상을 개선하도록 한 반도체소자의 게이트전극 구조를 제공하는데 있다.Accordingly, an object of the present invention is to provide a gate electrode structure of a semiconductor device which prevents the dopant from penetrating the gate oxide film and improves the electron deficiency of the polysilicon layer for the gate electrode.
도 1은 종래 기술에 의한 반도체소자의 게이트전극 구조를 나타낸 확대 단면도.1 is an enlarged cross-sectional view showing a gate electrode structure of a semiconductor device according to the prior art.
도 2는 본 발명에 의한 반도체소자의 게이트전극 구조를 나타낸 확대단면도.Figure 2 is an enlarged cross-sectional view showing a gate electrode structure of a semiconductor device according to the present invention.
도 3 내지 도 6은 본 발명에 의한 반도체소자의 게이트전극 구조를 제조하기 위한 방법을 나타낸 공정도.3 to 6 are process diagrams showing a method for manufacturing a gate electrode structure of a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 게이트전극 구조는The gate electrode structure of the semiconductor device according to the present invention for achieving the above object is
반도체기판의 게이트산화막에 선택적으로 형성된, 하층 다결정실리콘층;An underlayer polysilicon layer selectively formed on the gate oxide film of the semiconductor substrate;
상기 게이트산화막에 형성된 상층 다결정실리콘층; 그리고An upper polycrystalline silicon layer formed on the gate oxide film; And
상기 상, 하층 다결정실리콘층 사이에 개재되도록 배치되어, 상기 상층 다결정실리콘층의 도펀트인 보론의 확산을 제어하여 상기 게이트산화막을 국부적으로 침투하는 것을 방지함과 아울러 상기 하층 다결정실리콘층의 전자결핍현상을 억제하는 에피택셜층을 포함하는 것을 특징으로 한다.Disposed between the upper and lower polysilicon layers to prevent diffusion of boron, which is a dopant of the upper polycrystalline silicon layer, to prevent local penetration of the gate oxide layer, and an electron depletion phenomenon of the lower polysilicon layer. It characterized in that it comprises an epitaxial layer for suppressing.
바람직하게는 상기 에피택셜층이 50∼200nm의 두께로 성장될 수 있다. 또한, 상기 상층 다결정실리콘층 상에 살리사이드층이 형성될 수 있다.Preferably, the epitaxial layer may be grown to a thickness of 50 to 200 nm. In addition, a salicide layer may be formed on the upper polycrystalline silicon layer.
이하, 본 발명에 의한 반도체소자의 게이트전극 구조를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구조와 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a gate electrode structure of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same function as the conventional part.
도 2는 본 발명에 의한 반도체소자의 게이트전극 구조를 설명하기 위한 요부 확대도이다.2 is an enlarged view illustrating main parts of a gate electrode structure of a semiconductor device according to an exemplary embodiment of the present invention.
도 2를 참조하면, P형 모스트랜지스터의 게이트전극(60)이 실리콘기판(10)과 같은 반도체기판의 게이트산화막(20)의 일부 영역 상에 하부층으로부터 다결정실리콘층(61)과 에피택셜층(63)과 다결정실리콘층(65) 및 살리사이드층(67)이 적층된 구조로 이루어진다. 다결정실리콘층(61)은 에피택셜층(65)이 직접 게이트산화막(20) 상에 형성하기 어렵기 때문에 에피택셜층(65)의 용이한 성장을 위한 버퍼층으로서 비교적 얇은 두께로 적층된다.Referring to FIG. 2, the gate electrode 60 of the P-type MOS transistor is formed on the partial region of the gate oxide film 20 of the semiconductor substrate such as the silicon substrate 10 from the lower layer with the polycrystalline silicon layer 61 and the epitaxial layer ( 63), the polysilicon layer 65 and the salicide layer 67 are laminated. The polysilicon layer 61 is laminated with a relatively thin thickness as a buffer layer for easy growth of the epitaxial layer 65 because the epitaxial layer 65 is difficult to form directly on the gate oxide film 20.
이와 같이 구성된 게이트전극의 경우, 다결정실리콘층(61)과 다결정실리콘층In the case of the gate electrode configured as described above, the polycrystalline silicon layer 61 and the polycrystalline silicon layer
(65) 사이에 위치한 에피택셜층(63)은 프리도핑된 다결정실리콘층(65)의 도펀트인 보론이 후속 열처리공정에 의해 다결정실리콘층(65)의 입계를 따라 확산하는 범위를 제어할 수 있다. 즉, 에피택셜층(63)은 다결정실리콘층(65) 내에서 상이한 확산속도로 확산하는 도펀트를 균일 속도로 확산하도록 하여 게이트산화막(20)을 국부적으로 침투하여 채널영역으로 들어가는 것을 방지할 수 있다. 또한, 다결정실리콘층(61)의 도핑레벨을 종래에 비하여 92% 이상의 수준으로 높여 전자결핍현상을 개선할 수 있다.The epitaxial layer 63 positioned between 65 may control a range in which boron, a dopant of the pre-doped polysilicon layer 65, diffuses along the grain boundaries of the polysilicon layer 65 by a subsequent heat treatment process. . That is, the epitaxial layer 63 may diffuse the dopant diffused at a different diffusion rate in the polysilicon layer 65 at a uniform rate to prevent the gate oxide film 20 from penetrating locally and entering the channel region. . In addition, it is possible to improve the electron depletion phenomenon by increasing the doping level of the polysilicon layer 61 to a level of 92% or more as compared with the conventional.
따라서, 본 발명은 반도체소자의 특성 변화를 방지하여 제품의 신뢰성을 향상할 수 있다.Therefore, the present invention can improve the reliability of the product by preventing the characteristic change of the semiconductor device.
이와 같이 구성되는 반도체소자의 게이트전극 구조의 형성방법을 도 3 내지 도 6을 참조하여 설명하기로 한다.A method of forming the gate electrode structure of the semiconductor device configured as described above will be described with reference to FIGS. 3 to 6.
도 3을 참조하면, 먼저, p형 실리콘기판(10)과 같은 반도체기판의 n모스트랜지스터를 위한 액티브영역과 p모스트랜지스터를 위한 액티브영역 사이의 필드영역에 이들을 전기적으로 절연하기 위한 아이솔레이션층(도시 안됨)을 예를 들어 STI(shallow trench isolation)공정에 의해 형성하고, p모스트랜지스터를 위한 액티브영역에 n웰을 형성한다. 이어서, n모스트랜지스터를 위한 액티브영역과 p모스트랜지스터를 위한 액티브영역 상에 버퍼 산화막(11)을 15nm 정도의 두께로 형성한다. n모스트랜지스터의 게이트전극이 형성될 영역의 버퍼 산화막(11)을 노출시키는 개구부를 갖는 감광막의 패턴을 버퍼산화막(11) 상에 형성하고, 이를 마스크로 이용하여 n모스트랜지스터의 문턱전압 조절을 위한 채널 이온주입을 실리콘기판(10)에 얕게 실시한 후 펀치스루(punch-through)를 방지하기 위한 채널스톱 이온주입을 실리콘기판(10)에 깊게 실시한다. 이와 같은 방법으로, p모스트랜지스터의 문턱전압 조절을 위한 채널 이온주입을 p모스트랜지스터의 게이트전극이 형성될 영역의 n웰에 얕게 실시한 후 펀치스루(punch-through)를 방지하기 위한 채널스톱 이온주입을 n웰에 깊게 실시한다.Referring to FIG. 3, first, an isolation layer for electrically insulating them in a field region between an active region for an n MOS transistor and an active region for a p MOS transistor of a semiconductor substrate, such as a p-type silicon substrate 10, is illustrated. N) is formed by, for example, a shallow trench isolation (STI) process, and n wells are formed in the active region for the p-most transistor. Subsequently, a buffer oxide film 11 is formed to a thickness of about 15 nm on the active region for the n MOS transistor and the active region for the p MOS transistor. A pattern of a photoresist film having an opening for exposing the buffer oxide film 11 in the region where the gate electrode of the n MOS transistor is to be formed is formed on the buffer oxide film 11 and used as a mask to control the threshold voltage of the n MOS transistor. After the channel ion implantation is shallow on the silicon substrate 10, the channel stop ion implantation is deeply applied to the silicon substrate 10 to prevent punch-through. In this way, channel ion implantation for controlling the threshold voltage of the p-MOS transistor is performed shallowly in the n well of the region where the gate electrode of the p-MOS transistor is to be formed, and then channel stop ion implantation for preventing punch-through is performed. Deep into n well.
이온주입공정이 완료되고 나면, 버퍼산화막(11)을 식각공정에 의해 완전히 제거하고 그 아래의 실리콘기판(10)의 표면을 노출시킨다. 이어서, 실리콘기판(10)의 전면에 게이트산화막(20)을 1∼5nm의 두께로 성장시키고 도핑안된 다결정실리콘층(61)을 50∼100nm의 두께로 적층한다.After the ion implantation process is completed, the buffer oxide film 11 is completely removed by the etching process to expose the surface of the silicon substrate 10 below. Subsequently, the gate oxide film 20 is grown to a thickness of 1 to 5 nm on the entire surface of the silicon substrate 10 and the undoped polysilicon layer 61 is stacked to a thickness of 50 to 100 nm.
그 다음, 후속의 도핑공정에서 도 4의 다결정실리콘층(65)의 도펀트가 불균일한 속도로 다결정실리콘층(51)으로 확산하는 것을 방지하기 위하여 다결정실리콘층(61)에 도핑안된 에피택셜층(63)을 50∼200nm의 두께로 성장시킨다. 여기서, 에피택셜층(63)은 다결정실리콘층(65)의 도펀트가 에피택셜층(63)에서 균일 속도로 확산하도록 한다.Then, in a subsequent doping process, an epitaxial layer undoped with the polysilicon layer 61 to prevent the dopant of the polysilicon layer 65 of FIG. 4 from diffusing into the polysilicon layer 51 at a non-uniform rate. 63) is grown to a thickness of 50-200 nm. Here, the epitaxial layer 63 allows the dopant of the polysilicon layer 65 to diffuse in the epitaxial layer 63 at a uniform speed.
도 4를 참조하면, 그런 다음, 에피택셜층(63)의 전면에 도핑안된 다결정실리콘층(65)을 50∼100nm의 두께로 적층한다. 이후, 이온주입공정을 이용하여 다결정실리콘층(65)에 P형 도펀트인 보론을 게이트전극으로서 역할을 하기에 적합한 고농도로 이온주입한다.Referring to FIG. 4, the undoped polysilicon layer 65 is then stacked on the entire surface of the epitaxial layer 63 to a thickness of 50 to 100 nm. Thereafter, using the ion implantation process, boron, which is a P-type dopant, is implanted into the polysilicon layer 65 at a high concentration suitable for serving as a gate electrode.
이후, 열처리공정을 이용하여 보론을 확산한다. 이때, 보론이 다결정실리콘층(65)의 입계를 거쳐 확산하고 아울러 다결정실리콘층(65)의 그레인(grain)을 거쳐 확산하므로 보론의 확산속도가 각각 상이하나 에피택셜층(63)을 거치는 동안 균일해진다. 따라서, 다결정실리콘층(61)을 확산하는 보론 또한 거의 균일 속도로 확산하므로 종래와 달리 보론이 게이트산화막(20)을 국부적으로 침투하여 채널영역으로 들어가서 소자의 특성을 변화시키는 것을 방지할 수 있다. 더욱이 다결정실리콘층(61)의 도핑레벨을 높일 수 있어서 다결정실리콘층(61)의 전자결핍현상을 억제할 수 있다.Thereafter, boron is diffused using a heat treatment process. At this time, since the boron diffuses through the grain boundaries of the polysilicon layer 65 and also through the grain (grain) of the polysilicon layer 65, the diffusion rate of boron is different, but uniform during the epitaxial layer 63 Become. Accordingly, since the boron that diffuses the polysilicon layer 61 is also diffused at almost uniform speed, it is possible to prevent boron from locally penetrating the gate oxide film 20 and entering the channel region to change the characteristics of the device. Furthermore, the doping level of the polysilicon layer 61 can be increased, so that the electron depletion phenomenon of the polysilicon layer 61 can be suppressed.
도 5를 참조하면, 이어서, 사진식각공정에 의해 게이트전극(60)의 패턴을 위한 영역의 다결정실리콘층(65)과 에피택셜층(53) 및 다결정실리콘층(61)을 남기고 나머지 불필요한 부분의 다결정실리콘층(65)과 에피택셜층(53) 및 다결정실리콘층(61)을 그 아래의 게이트산화막(20)이 노출될 때까지 식각한다. 그런 다음, 게이트전극(60)의 패턴을 마스크로 이용하여 실리콘기판(10)에 저농도(P-)의 LDD영역을 형성하기 위한 이온주입공정을 실시한다.Referring to FIG. 5, a polysilicon layer 65, an epitaxial layer 53, and a polysilicon layer 61 in the region for the pattern of the gate electrode 60 are then left by a photolithography process. The polysilicon layer 65, the epitaxial layer 53, and the polysilicon layer 61 are etched until the gate oxide film 20 below them is exposed. Then, an ion implantation process is performed to form a low concentration (P−) LDD region on the silicon substrate 10 using the pattern of the gate electrode 60 as a mask.
도 6을 참조하면, 이후, 게이트전극(60)을 포함한 게이트산화막(20) 상에 절연막을 50∼150nm의 두께로 적층하고 이를 다결정실리콘층(65)의 표면이 노출될 때까지 에치백하여 게이트전극(60)의 양 측벽에 스페이서(70)를 형성한다.Referring to FIG. 6, an insulating film is stacked on the gate oxide film 20 including the gate electrode 60 to a thickness of 50 to 150 nm and etched back until the surface of the polysilicon layer 65 is exposed. Spacers 70 are formed on both sidewalls of the electrode 60.
이어서, 고농도(P+)의 소오스/드레인영역(S/D)의 형성을 위해 게이트전극(60)의 패턴과 스페이서(70)를 마스크로 이용하여 P형 도편트인 보론을 1E15∼5E15/cm2의 도우즈(dose)와 10∼50KeV의 에너지로 고농도 이온주입한다.Then, the high-concentration (P +) source / drain regions (S / D) using the pattern and the spacer 70 of gate electrode 60 as a mask for the formation of 2 1E15~5E15 / cm P type boron dopyeon views of the High concentration ion implantation with dose and energy of 10-50 KeV.
이온주입이 완료되고 나면, 1000℃의 온도에서 30초간 급속 열처리공정을 실시하여 상기 도펀트를 확산하여 고농도(p+)의 소오스/드레인영역(S/D)을 형성하고, 통상의 살리사이드공정을 실시하여 다결정실리콘층(65)의 상측부를 실리사이드층After the ion implantation is completed, a rapid heat treatment process is performed for 30 seconds at a temperature of 1000 ° C. to diffuse the dopant to form a high concentration (p +) source / drain region (S / D), and then perform a conventional salicide process. The upper side of the polysilicon layer 65
(67)으로 형성하여 도 3에 도시된 바와 같은 구조를 형성한다. 살리사이드공정은 필요에 따라 실시되지 않아도 무방하다.67 to form a structure as shown in FIG. The salicide process may not be performed as needed.
마지막으로 통상적인 콘택/메탈공정을 실시하여 P모스트랜지스터를 완성한다. 이에 대한 설명은 설명의 편의상 생략하기로 한다.Finally, a conventional contact / metal process is performed to complete the P MOS transistor. Descriptions thereof will be omitted for convenience of description.
따라서, 본 발명은 게이트전극용 상, 하층 다결정실리콘층의 중간에 에피택셜층이 개재된 적층구조로 형성하여 보론의 게이트산화막 침투방지는 물론 게이트전극용 다결정실리콘층의 전자결핍현상을 방지한다.Accordingly, the present invention forms a stacked structure in which an epitaxial layer is interposed between upper and lower polysilicon layers for the gate electrode, thereby preventing boron gate oxide film penetration and preventing electron deficiency of the polysilicon layer for the gate electrode.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 게이트전극이 하층 다결정실리콘층과 상층 다결정실리콘층 및 이들 사이의 중간층으로서 에피택셜층의 적층구조로 이루어진다.As described above, according to the present invention, the gate electrode includes a lower polycrystalline silicon layer, an upper polycrystalline silicon layer, and an epitaxial layer stacked structure as an intermediate layer therebetween.
따라서, 본 발명은 상층 다결정실리콘층의 도펀트인 보론이 입계를 따라 확산하여 에피택셜층에 의해 하층 다결정실리콘층으로 확산하는 것을 일정 범위로 제어하여 보론이 국부적인 게이트산화막을 침투하여 채널영역으로 들어가는 것을 방지한다. 또한, 하층 다결정실리콘층의 도핑레벨을 높여 전자결핍현상을 개선한다. 그 결과, 반도체소자의 특성변화가 억제될 수 있다.Therefore, the present invention controls boron, which is a dopant of the upper polycrystalline silicon layer, diffuses along the grain boundary and diffuses into the lower polycrystalline silicon layer by the epitaxial layer to a certain range so that the boron penetrates the local gate oxide film and enters the channel region. To prevent them. In addition, the doping level of the lower polysilicon layer is increased to improve electron deficiency. As a result, the characteristic change of the semiconductor element can be suppressed.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
Claims (3)
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ID=19607062
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713902B1 (en) * | 2001-06-28 | 2007-05-07 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| KR100786801B1 (en) * | 2006-09-20 | 2007-12-18 | 한국과학기술원 | The method for fabricating high-quality polycrystalline silicon thin films by applying the epitaxial silicon layer and electronic device comprising the same |
| WO2024051493A1 (en) * | 2022-09-08 | 2024-03-14 | 厦门市三安集成电路有限公司 | Semiconductor device and manufacturing method therefor |
-
1999
- 1999-08-13 KR KR1019990033283A patent/KR100549941B1/en not_active IP Right Cessation
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