KR20010003665A - Wafer level package - Google Patents

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KR20010003665A
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wafer level
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백형길
이남수
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김영환
현대전자산업 주식회사
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Abstract

PURPOSE: A wafer level package is provided to be capable of significantly strengthening an interfacial adhesive force by joining metal layers on a metal pattern, and thus prohibiting generation of cracks at the interface due to change in the temperature. CONSTITUTION: A wafer level package includes a semiconductor chip along the center of its surface a bonding pad(11) is arranged. An insulating layer(20) is applied so that the bonding pad on the semiconductor chip can be exposed. A metal pattern(31) electrically connected to the bonding pad while being deposited on a portion of the insulating layer. A diffusion prevention layer(41) is plated only on the surface of the metal pattern. A junction assistance layer(51) is formed with a fine width on the surface of the diffusion prevention layer. A mounting pattern(63) is plated on the surface of the junction prevention layer. The package further includes a sealant(70) for sealing an upper portion of the semiconductor chip so that only the mounting pattern can be exposed.

Description

웨이퍼 레벨 패키지{wafer level package}Wafer level package

본 발명은 웨이퍼 레벨 패키지에 관한 것으로서, 보다 구체적으로는 웨이퍼 상태에서 패키징 공정이 이루어지는 패키지에 관한 것이다.The present invention relates to a wafer level package, and more particularly to a package in which a packaging process is performed in a wafer state.

기존의 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.Existing packages are manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.

그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.

그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이를 제조하는 방법을 도 1을 참고로 하여 개략적으로 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the above-described packaging process in a wafer state without cutting the wafer first and finally cutting along the scribe line has been proposed. A package manufactured by this method is called a wafer level package. A method of manufacturing the package will be described below with reference to FIG. 1.

웨이퍼(1) 표면에는 실리콘 질화막인 보호막(미도시)이 도포되어 있다. 웨이퍼(1)에 구성된 반도체 칩의 본딩 패드(2)는 식각에 의해 보호막에 형성된 홈을 통해 노출되어 있다.A protective film (not shown), which is a silicon nitride film, is coated on the wafer 1 surface. The bonding pads 2 of the semiconductor chip formed in the wafer 1 are exposed through grooves formed in the protective film by etching.

이러한 상태에서, 보호막 전체 표면에 하부 절연층(3)을 도포한다. 본딩 패드(2) 상부에 위치한 하부 절연층(3) 부분을 식각하여 본딩 패드(2)를 노출시킨다. 구리 재질의 금속층을 하부 절연층(3)상에 진공 증착한 후, 금속층을 식각하여 일단은 본딩 패드에(2) 전기적으로 연결된 금속 패턴(4)을 형성한다.In this state, the lower insulating layer 3 is applied to the entire surface of the protective film. A portion of the lower insulating layer 3 positioned on the bonding pad 2 is etched to expose the bonding pad 2. After vacuum depositing a metal layer made of copper on the lower insulating layer 3, the metal layer is etched to form a metal pattern 4 electrically connected to the bonding pad 2.

하부 절연층(3) 표면에 상부 절연층(5)을 도포하고, 금속 패턴(4)의 타단 상부에 위치한 상부 절연층(5) 부분을 식각하여 금속 패턴(4)의 타단을 노출시킨다. 노출된 금속 패턴(4)의 타단이 솔더 볼(7)이 마운트되는 볼 랜드가 된다. 볼 랜드에 접합 보조층(6)을 형성하고, 솔더 볼(7)을 접합 보조층(6)에 마운트한다. 마지막으로, 스크라이브 라인을 따라 웨이퍼(1)를 절단하여 개개의 반도체 칩으로 분리하면, 웨이퍼 레벨 패키지가 완성된다.The upper insulating layer 5 is coated on the surface of the lower insulating layer 3, and a portion of the upper insulating layer 5 positioned on the other end of the metal pattern 4 is etched to expose the other end of the metal pattern 4. The other end of the exposed metal pattern 4 becomes a ball land on which the solder balls 7 are mounted. The bonding auxiliary layer 6 is formed in the ball land, and the solder ball 7 is mounted on the bonding auxiliary layer 6. Finally, the wafer 1 is cut along the scribe line and separated into individual semiconductor chips to complete the wafer level package.

그런데, 종래의 웨이퍼 레벨 패키지는 금속 패턴이 절연층들만에 의해 상하에서 지지를 받고 있기 때문에, 각 층간의 계면 사이의 접합 강도가 취약하고, 이로 인하여 솔더 볼의 접합 강도가 매우 취약하다는 단점이 있다. 특히, 측면 스트레스에 매우 취약하여, 솔더 볼에 균열이 발생되는 문제점이 있었다.However, in the conventional wafer level package, since the metal pattern is supported up and down only by the insulating layers, the bonding strength between the interfaces between the layers is weak, and thus the bonding strength of the solder balls is very weak. . In particular, very vulnerable to lateral stress, there was a problem that cracks in the solder ball.

따라서, 본 발명은 종래의 웨이퍼 레벨 패키지가 안고 있는 문제점을 해소하기 위해 안출된 것으로서, 금속 패턴의 상하 사이의 계면 강도를 강화시킴과 아울러 솔더 볼 사용을 배제하여, 기판과 패키지 사이의 전기적 연결부에 균열이 발생되는 현상을 억제할 수 있는 웨이퍼 레벨 패키지를 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve the problems of the conventional wafer-level package, to enhance the interface strength between the top and bottom of the metal pattern and to eliminate the use of solder balls, to provide an electrical connection between the substrate and the package. It is an object of the present invention to provide a wafer level package capable of suppressing the phenomenon of cracking.

도 1은 종래의 웨이퍼 레벨 패키지를 나타낸 단면도.1 is a cross-sectional view showing a conventional wafer level package.

도 2 내지 도 7은 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 방법 순서대로 나타낸 단면도.2 to 7 are cross-sectional views sequentially showing a manufacturing method of a wafer level package according to Embodiment 1 of the present invention.

도 8은 본 발명의 실시에 2에 따른 웨이퍼 레벨 패키지를 나타낸 단면도.8 is a cross-sectional view showing a wafer level package according to Embodiment 2 of the present invention.

도 9은 본 발명의 실시예 3에 따른 웨이퍼 레벨 패키지를 나타낸 단면도.9 is a sectional view showing a wafer level package according to a third embodiment of the present invention.

- 도면의 주요 부분에 대한 부호의 설명 -Description of symbols for the main parts of the drawings

10 ; 웨이퍼 11 ; 본딩 패드10; Wafer 11; Bonding pads

20 ; 절연층 31 ; 금속 패턴20; Insulating layer 31; Metal pattern

41 ; 확산 방지층 51 ; 접합 보조층41; Diffusion barrier layer 51; Bonding auxiliary layer

63 ; 실장 패턴 70 ; 봉지제63; Mounting pattern 70; Encapsulant

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the wafer level package according to the present invention has the following configuration.

반도체 칩의 표면에 본딩 패드가 노출되도록 절연층이 도포된다. 절연층상에 절연층의 폭보다 짧은 폭으로 금속 패턴이 증착되어 본딩 패드에 연결된다. 금속 패턴상에 확산 방지층과 접합 보조층이 순차적으로 증착된다. 접합 보조층상에 기판에 실장되는 크기를 갖는 실장 패턴이 증착된다. 실장 패턴만이 노출되도록, 반도체 칩의 상부가 봉지제로 몰딩된다.An insulating layer is applied to expose the bonding pads on the surface of the semiconductor chip. A metal pattern is deposited on the insulating layer in a width shorter than the width of the insulating layer and connected to the bonding pads. The diffusion barrier layer and the bonding auxiliary layer are sequentially deposited on the metal pattern. A mounting pattern having a size to be mounted on the substrate is deposited on the bonding auxiliary layer. The upper portion of the semiconductor chip is molded with an encapsulant so that only the mounting pattern is exposed.

상기된 본 발명의 구성에 의하면, 금속 패턴이 하부에서는 절연층에 의해, 상부에서는 금속 패턴 크기와 동일한 크기를 갖는 확산 방지층과 접합 보조층에 의해 지지를 받게 되므로, 금속 패턴을 지지하는 강도가 강화됨과 아울러 각 계면간의 접합 강도도 강화된다.According to the above-described configuration of the present invention, since the metal pattern is supported by the insulating layer at the bottom and by the diffusion preventing layer and the bonding auxiliary layer having the same size as the metal pattern at the top, the strength supporting the metal pattern is enhanced. In addition, the bonding strength between the interfaces is also enhanced.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.

[실시예 1]Example 1

도 2 내지 도 7은 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도이다.2 to 7 are cross-sectional views showing wafer level packages according to Embodiment 1 of the present invention in the order of manufacturing process.

먼저, 도 2에 도시된 바와 같이, 웨이퍼(10)에는 복수개의 반도체 칩이 구성되어 있고, 각 반도체 칩의 표면에는 중앙을 따라 본딩 패드(11)가 배열되어 있다. 이러한 웨이퍼(10) 표면에 절연층(20)을 도포한다. 그런 다음, 절연층(20)을 식각하여 본딩 패드(11)를 노출시킨다. 이어서, 알루미늄 또는 구리 재질의 금속층(30)을 절연층(20)상에 증착한다.First, as shown in FIG. 2, a plurality of semiconductor chips are formed on the wafer 10, and bonding pads 11 are arranged along the center of the surface of each semiconductor chip. The insulating layer 20 is coated on the surface of the wafer 10. Then, the insulating layer 20 is etched to expose the bonding pads 11. Subsequently, an aluminum or copper metal layer 30 is deposited on the insulating layer 20.

그런 다음, 도 3과 같이, 본딩 패드(11)에 연결된 중앙 부분만이 남도록 금속층(30)을 식각하여 금속 패턴(31)을 형성한다. 이어서, 도 4와 같이 금속 패턴(31) 표면에만 확산 방지층(41)을 도금한다. 확산 방지층(41)은 이후에 설명될 솔더 볼의 주석 성분이 금속 패턴(31)으로 확산하는 것을 방지하는 층으로서, 주로 니켈이 사용되는데, Ti 또는 V가 사용될 수도 있다. 특히, 니켈 재질의 확산 방지층(41)과 알루니늄 재질의 금속 패턴(31)은 접착력이 상당히 우수하므로, 계면에서 균열이 발생되지 않는다.Then, as shown in FIG. 3, the metal layer 30 is etched to form only the center portion connected to the bonding pad 11 to form the metal pattern 31. Next, as shown in FIG. 4, the diffusion barrier layer 41 is plated only on the surface of the metal pattern 31. The diffusion barrier layer 41 is a layer for preventing the tin component of the solder ball, which will be described later, from diffusing into the metal pattern 31, and mainly nickel is used, and Ti or V may be used. In particular, since the nickel diffusion barrier layer 41 and the aluminum pattern 31 are excellent in adhesive strength, cracks do not occur at the interface.

그런 다음, 도 5에 도시된 바와 같이, 접합 보조층(51)을 확산 방지층(41) 표면에만 도금한다. 접합 보조층(51)은 솔더 볼과의 접합력을 향상시키기 위해 사용되는 층으로서, 주로 주석이 사용된다. 접합 보조층(51)을 확산 방지층(41)에 형성하게 되면, 접합 보조층(51)의 주석 성분과 확산 방지층(41)의 니켈 성분이 반응하여, 그의 계면에서 금속간 화합물인 Ni3Sn4가 형성되므로써, 접착 강도가 강화된다.Then, as shown in FIG. 5, the bonding auxiliary layer 51 is plated only on the diffusion barrier layer 41 surface. The joining auxiliary layer 51 is a layer used to improve the bonding force with the solder ball, and tin is mainly used. When the bonding auxiliary layer 51 is formed on the diffusion barrier layer 41, the tin component of the bonding auxiliary layer 51 and the nickel component of the diffusion barrier layer 41 react to form Ni 3 Sn 4 , which is an intermetallic compound at its interface. By forming, the adhesive strength is enhanced.

계속해서, 구리 재질인 실장판(60)을 접합 보조층(51) 표면에 접착한다. 실장판(60)과 접합 보조층(51) 사이에도 금속간 화합물이 형성된다. 실장판(60)은 접합 보조층(51)과 동일한 크기를 갖는 중앙부(61)와, 중앙부(61)로부터 연장된 외곽부(62)로 구성된다. 특히, 외곽부(62)는 중앙부(61)의 두께보다 상당히 얇으면서 중앙부(61)의 중앙 부분으로부터 연장된다. 이러한 두께를 갖는 외곽부(62)는 중앙부(61) 두께를 상하로부터 식각하여 형성되는 것이다. 또한, 실장판(60)의 중앙부(61)는 반도체 칩의 전체 표면을 덮는 것이 아니라, 각 본딩 패드(11)의 피치에 따라 일정 간격을 두고 배열된 복수개로서, 각 중앙부(61)는 외곽부(62)에 의해 연결되어 일체화된다. 따라서, 외곽부(62)와 절연층(20) 사이와 각 중앙부(61) 사이에는 공간이 형성되고, 이 공간을 봉지제(70)로 채워서 몰딩한다.Subsequently, the mounting plate 60 made of copper is bonded to the bonding auxiliary layer 51 surface. An intermetallic compound is also formed between the mounting plate 60 and the bonding auxiliary layer 51. The mounting plate 60 is composed of a central portion 61 having the same size as the bonding auxiliary layer 51 and an outer portion 62 extending from the central portion 61. In particular, the outer portion 62 extends from the central portion of the central portion 61 while being significantly thinner than the thickness of the central portion 61. The outer portion 62 having such a thickness is formed by etching the thickness of the central portion 61 from above and below. In addition, the central portion 61 of the mounting plate 60 does not cover the entire surface of the semiconductor chip, but is arranged in a plurality of intervals according to the pitch of each bonding pad 11, and each central portion 61 is an outer portion. It is connected and integrated by 62. Accordingly, a space is formed between the outer portion 62 and the insulating layer 20 and between the central portions 61, and the space is filled with the encapsulant 70 and molded.

그런 다음, 도 6과 같이 실장판(60)과 접합 보조층(51)을 식각하여 실장 패턴(63)을 형성하는데, 외곽부(62)는 완전히 제거하고 중앙부(61) 및 접합 보조층(51)은 소정 폭만이 남도록 제거한다. 즉, 실장 패턴(63)의 크기는 기판에 실장할 수 있는 정도의 크기로 형성된다. 이러한 식각에 의해, 웨이퍼(10) 상부 전체가 봉지제(70)로 몰딩되고, 오직 실장 패턴(63)만이 봉지제(70)로부터 노출되게 된다. 마지막으로, 스크라이브 라인을 따라 웨이퍼(10)를 절단하면 개개의 반도체 칩으로 분리하면, 본 발명에 따른 웨이퍼 레벨 패키지가 완성된다.Then, as shown in FIG. 6, the mounting plate 60 and the bonding auxiliary layer 51 are etched to form the mounting pattern 63. The outer portion 62 is completely removed and the center portion 61 and the bonding auxiliary layer 51 are removed. ) Is removed so that only a predetermined width remains. That is, the size of the mounting pattern 63 is formed to a size that can be mounted on the substrate. By this etching, the entire upper portion of the wafer 10 is molded with the encapsulant 70, and only the mounting pattern 63 is exposed from the encapsulant 70. Finally, cutting the wafer 10 along the scribe line separates the individual semiconductor chips into a wafer level package according to the present invention.

한편, 도 7은 본 실시예 1에 따른 웨이퍼 레벨 패키지가 기판에 실장된 상태를 나타낸 단면도이다. 도시된 바와 같이, 봉지제(70)로부터 노출된 실장 패턴(63)에 도금을 하고 전도성 페이스트(100)를 도포한 후, 이를 기판(B)에 실장하게 된다.7 is a cross-sectional view illustrating a state in which a wafer level package according to the first embodiment is mounted on a substrate. As shown, after plating the mounting pattern 63 exposed from the encapsulant 70 and applying the conductive paste 100, it is mounted on the substrate (B).

[실시예 2]Example 2

도 8은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이다. 도시된 바와 같이, 실장 패턴이 사용되지 않고 볼 랜드를 갖는 패턴 필름(80)이 이용된다. 즉, 패터닝된 접합 보조층(51)에 패턴 필름(80)이 접착되어 전기적으로 연결되고, 볼 랜드에 솔더 볼(90)이 마운트된 구조로 이루어져 있다. 물론, 패턴 필름(80)과 절연층(20) 사이는 봉지제(70)로 채워져 있고, 패턴 필름(80)의 밑면은 노출되어 있다.8 is a sectional view showing a wafer level package according to a second embodiment of the present invention. As shown, a mounting film is not used and a pattern film 80 having a ball land is used. That is, the pattern film 80 is bonded and electrically connected to the patterned bonding auxiliary layer 51, and the solder ball 90 is mounted on the ball land. Of course, the pattern film 80 and the insulating layer 20 are filled with the sealing agent 70, and the bottom surface of the pattern film 80 is exposed.

[실시예 3]Example 3

도 9은 본 발명의 실시예 3에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이다. 도시된 바와 같이, 패턴 필름(80)이 봉지제(70) 내부에 위치하여 외부에 노출되지 않는다. 오직 패턴 필름(80)에 형성된 볼 랜드만이 봉지제(70)로부터 노출되어, 솔더 볼(90)이 볼 랜드에 마운트된 구조로 이루어져 있다.9 is a sectional view showing a wafer level package according to a third embodiment of the present invention. As shown, the pattern film 80 is located inside the encapsulant 70 and is not exposed to the outside. Only the ball lands formed in the pattern film 80 are exposed from the encapsulant 70 so that the solder balls 90 are mounted on the ball lands.

이상에서 설명한 바와 같이 본 발명에 의하면, 금속 패턴의 상부에는 금속층들이 접합되므로써, 종래의 절연층보다는 계면 접합력이 대폭 강화된다. 따라서, 온도 변화에 의해 계면에서 균열이 발생되는 것이 억제된다.As described above, according to the present invention, since the metal layers are bonded to the upper portion of the metal pattern, the interface bonding force is greatly enhanced than the conventional insulating layer. Therefore, generation | occurrence | production of a crack in an interface by temperature change is suppressed.

또한, 본 발명에서는 솔더 볼을 사용하지 않고 대신에 높으면서 면적이 넓은 실장 패턴을 사용하게 되므로써, 기판과 패키지간의 접합 강도도 대폭 향상된다.In addition, in the present invention, instead of using a solder ball, instead of using a high and wide mounting pattern, the bonding strength between the substrate and the package is greatly improved.

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.

Claims (2)

표면 중앙을 따라 본딩 패드가 배열된 반도체 칩;A semiconductor chip in which bonding pads are arranged along a surface center; 상기 반도체 칩상에 본딩 패드가 노출되도록 도포된 절연층;An insulating layer coated to expose a bonding pad on the semiconductor chip; 상기 절연층상의 일부분에만 증착되면서 상기 본딩 패드에 전기적으로 연결된 금속 패턴;A metal pattern deposited on only a portion of the insulating layer and electrically connected to the bonding pads; 상기 금속 패턴 표면에만 도금된 확산 방지층;A diffusion barrier layer plated only on the metal pattern surface; 상기 확산 방지층 표면에 미세폭으로 형성된 접합 보조층;A bonding auxiliary layer formed on the surface of the diffusion barrier layer at a fine width; 상기 접합 보조층 표면에 도금된 실장 패턴; 및A mounting pattern plated on a surface of the bonding auxiliary layer; And 상기 실장 패턴만이 노출되도록 상기 반도체 칩 상부를 몰딩하는 봉지제를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.And an encapsulant molding the upper portion of the semiconductor chip to expose only the mounting pattern. 제 1 항에 있어서, 상기 확산 방지층의 재질은 니켈이고, 상기 접합 보조층의 재질은 주석이며, 상기 실장 패턴의 재질은 구리인 것을 특징으로 하는 웨이퍼 레벨 패키지.The wafer level package of claim 1, wherein a material of the diffusion barrier layer is nickel, a material of the bonding auxiliary layer is tin, and a material of the mounting pattern is copper.
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