KR20000077226A - 반도체 장치, 그의 테스트 장치 및 그의 테스트 방법 - Google Patents

반도체 장치, 그의 테스트 장치 및 그의 테스트 방법 Download PDF

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Abstract

반도체 장치에는 메모리 셀 어레이, 인터페이스 회로부 및 제어 회로가 마련되어 있다. 인터페이스 회로부는 메모리 어레이와 외부 회로 사이에서 신호의 입력 및 출력을 제어한다. 제어 회로는 외부에서 입력된 신호에 따라 메모리 셀 어레이에 독립으로 인터페이스 회로부의 동작 상태를 제어한다.

Description

반도체 장치, 그의 테스트 장치 및 그의 테스트 방법{SEMICONDUCTOR DEVICE, TESTING DEVICE THEREOF AND TESTING METHOD THEREOF}
본 발명은 메모리를 포함하는 반도체 장치, 그의 테스트 장치 및 그의 테스트 방법에 관한 것으로, 특히 번인 테스트(burn-in test)이 인터페이스 회로부에 실행되어 신뢰성이 향상되는 반도체 장치, 그의 테스트 장치 및 그의 테스트 방법에 관한 것이다.
다이나믹 랜덤 액세스 메모리(DRAM) 등의 반도체 장치를 만든 후, 그 반도체 장치를 고온으로 가열하고 그의 동작에 대하여 가속 테스트가 실행되는 번인 테스트(스크리닝(screening))이 실행된다. 도 1은 번인 테스트에 의한 동작 테스트 방법을 설명하는 블록도이다. 도 2는 종래 반도체 장치의 구성을 도시한 블록도이다.
이전에, 반도체 장치에 동작 테스트를 실행할 때, 대략 100 내지 200개의 테스트될 반도체 장치(51)를 서로 병렬로 반도체 테스트 장치(54)에 접속한다. 테스트될 반도체 장치(51)의 단자중 일부에는 항상 스트레스 전압(stress voltage)이 가해지고, 그 스트레스 전압은 주사 신호의 상승 또는 하강에 따라, 테스트될 반도체 장치(51)의 내부 회로의 일부에까지 가해진다. 통상, 전류는 스트레스 전압을 가하는 것에 의해 테스트될 반도체 장치(51)의 메모리 코어부(52)에 공급되어, 스트레스 전압이 주변부에 마련된 인터페이스 회로부(53)에 가해지더라도, 전류는 그의 내부에 공급되지 않는다. 이것은 일반적으로 인터페이스 회로부(53)의 트랜지스터와 같은 장치에 사용된 실리콘 산화막의 두께가 메모리 코어(52)보다 두꺼워서, 인터페이스 회로부(53)에서 고장이 먼저 발생하는 일은 매우 드물기 때문이다.
여기서, 동작 테스트의 기간은 예를 들면, 대략 10시간이고, 동작 전압이 3. 3 V인 메모리 셀에 대하여 번인 테스트시 스트레스 전압은 예를 들면, 대략 5 V이다.
그러나, 최근 미세한 반도체 장치가 제조되어 밀도 높게 집적되므로, 인터페이스 회로부 내부의 실리콘 산화막이 얇게 되어, 인터페이스 회로부의 고장 빈도가 증가한다. 그러한 상황하에서, 신뢰성을 향상하기 위해서는 인터페이스 회로부의 번인 테스트를 실행하는 것이 필요하게 된다. 그러나, 인터페이스 회로부에는 큰 전류가 쉽게 공급되므로, 스트레스 전류가 공급될 때 전력 소비가 현저히 증가한다고 하는 문제가 있다. 또한, 테스트 보드에 마련된 전원의 큰 부하 때문에 테스트 장치가 동작을 멈추는 문제도 있다.
본 발명의 목적은 번인 테스트시 전력 소비 증가를 억제하면서 신뢰성을 향상시킬 수 있는 반도체 장치, 그의 테스트 장치 및 그의 테스트 방법을 제공하는 것이다.
도 1은 종래 반도체 장치의 번인 테스트에 의해 동작 테스트하는 방법을 도시한 블록도.
도 2는 종래 반도체 장치의 구성을 도시한 블록도.
도 3은 본 발명의 제1 실시예에 따른 테스트 장치의 구성을 도시한 블록도.
도 4는 본 발명의 제1 실시예에 따른 테스트 장치의 동작을 설명하는 타이밍도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 도시한 블록도.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치에 구비된 마이크로-펄스 발생 회로의 구성을 도시한 블록도.
도 7은 본 발명의 제2 실시예에 따른 테스트 장치의 동작을 설명하는 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 장치
2 : 테스트 보드
3 : 테스터
본 발명의 하나의 특징에 따르면, 반도체 장치는 메모리 셀 어레이, 인터페이스 회로부 및 제어 회로를 포함한다. 인터페이스 회로부는 메모리 어레이와 외부 회로 사이에서 신호의 입력 및 출력을 제어한다. 제어 회로는 외부에서 입력된 신호에 따라 메모리 셀 어레이에 독립으로 인터페이스 회로부의 동작 상태를 제어한다.
본 발명에 따르면, 인터페이스 회로부의 동작 상태가 외부에서 입력된 신호에 따라 메모리 셀 어레이에 독립으로 제어되므로, 스트레스 전류가 번인 테스트시 인터페이스 회로부에 공급될 때에도, 그의 지속 시간을 제어할 수 있다. 따라서, 전류를 더 소비하지 않고 인터페이스 회로부를 테스트할 수 있게 되어, 신뢰성이 향상된다.
여기서, 제어 회로는 번인 테스트시 전류로 인한 스트레스가 인터페이스 회로부에 인가되도록 인터페이스 회로부를 제어하는 스트레스 제어부를 구비해도 좋다. 이 경우, 스트레스 제어부는 번인 테스트시 스트레스가 메모리 셀 어레이로의 스트레스보다 짧은 기간동안 인터페이스 회로에 인가되도록 인터페이스 회로부를 제어하는 것이 바람직하다.
또한, 스트레스 제어부는 번인 테스트시 스트레스가 여러번 인터페이스 회로부에 인가되도록 인터페이스 회로부를 제어하는 것이 좋고, 번인 테스트시 스트레스가 소정의 기간동안 한번 인터페이스 회로에 인가되도록 인터페이스 회로부를 제어하는 것이 좋다.
본 발명의 다른 특징에 따르면, 반도체 장치의 테스트 장치는 다수의 반도체 장치가 격자 방식으로 배열된 테스트 보드 및 테스트 회로를 포함한다. 반도체 장치 각각에는 메모리 셀 어레이 및 인터페이스 회로부가 마련되어 있다. 인터페이스 회로부는 메모리 셀 어레이와 외부 회로 사이에서 신호의 입력 및 출력을 제어한다. 테스트 회로는 메모리 셀 어레이에 독립으로 인터페이스 회로부의 동작 상태를 제어하고, 테스트 패턴 신호를 반도체 장치에 입력하며, 반도체 장치로 부터의 출력 신호를 검출한다.
본 발명에 따르면, 인터페이스 회로부의 동작 상태가 테스트 회로에 의해 메모리 셀 어레이에 독립으로 제어되므로, 번인 테스트시 스트레스 전류가 인터페이스 회로부에 인가될 때에도, 그의 지속 시간을 제어할 수 있다. 따라서, 전류를 더 소비하지 않고 인터페이스 회로부를 테스트하는 것이 가능하게 되어, 신뢰성이 향상된다.
본 발명의 또 다른 특징에 따르면, 반도체 장치의 테스트 방법은 다수의 반도체 장치에 번인 테스트를 실행한다. 반도체 장치 각각에는 메모리 셀 어레이 및 인터페이스 회로부가 마련되어 있다. 인터페이스 회로부는 메모리 셀 어레이와 외부 회로 사이에서 신호의 입력 및 출력을 제어한다. 번인 테스트는 메모리 셀 어레이에 독립으로 인터페이스 회로부의 동작 상태를 제어하는 단계, 반도체 장치에 테스트 패턴 신호를 입력하는 단계 및 반도체 장치로 부터의 출력 신호를 검출하는 단계를 포함한다.
본 발명에 따르면, 인터페이스 회로부의 동작 상태가 메모리 셀 어레이에 독립으로 제어되므로, 번인 테스트시 스트레스 전류가 인터페이스 회로부에 공급될 때에도, 그의 지속 시간을 제어할 수 있다. 따라서, 전류를 더 소비하지 않고 전체 반도체 장치를 테스트하는 것이 가능하게 되어, 신뢰성이 향상된다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
이하, 본 발명의 실시예에 따른 반도체 장치 및 테스트 장치를 첨부 도면을 참조하여 상세히 설명한다. 도 3은 본 발명의 제1 실시예에 따른 테스트 장치의 구성을 도시한 블록도이다.
제1 실시예에서, 테스트될 장치(devices under test : DUT)로서 다수의 반도체 장치(1)가 m줄 n열의 격자 방식으로 배열된 테스트 보드(2)가 마련된다. 테스트 보드(2)에는 각 반도체 장치(1)에 접속되어 번인 테스트(BT)시 전압을 인가하기 위해 사용되는 단자(도시하지 않음)가 마련되어 있다. 또한, 반도체 장치(1)에 소정의 신호를 입력하고 반도체 장치(1)에서 출력된 신호를 검출하는 테스터(테스트 회로)(3)가 마련되어 있다. 테스터(3)에는 주사 신호, 즉 Scan1 및 Scan2를 발생하는 스트레스 제어부(도시하지 않음)가 마련되어 있고, 이것은 번인 테스트시 소정의 반도체 장치의 인터페이스 회로부에 전류로 인한 스트레스가 인가되도록 인터페이스 회로부를 제어한다. 테스트 보드(2)에서 각 열을 구성하는 반도체 장치(1)에는 공통 I/O 신호선(4)이 접속되고, 클럭 신호 clk 및 어드레스 신호 Address가 입력된다. 또한, 테스트 보드(2)의 각 줄을 구성하는 반도체 장치(1)에는 번인 테스트시 스트레스 전압 입력의 ON/OFF를 제어하는 주사 신호(Scan1-1) 내지 (Scan 1-m) 및 인터페이스 회로부로의 스트레스 전압 입력의 ON/OFF를 제어하는 주사 신호(Scan 2-1) 내지 (Scan 2-m)이 입력된다. 반도체 장치(1)의 인터페이스 회로부에는 예를 들면 클럭 발생기, 증폭기 회로 및 지연 제어, 파형 제어 및 듀티비 제어 등을 실행하는 외부 클럭 동기 회로가 마련되어 있다.
이하, 상술한 바와 같이 구성된 테스트 장치의 동작을 설명한다. 도 4는 본 발명의 제1 실시예에 따른 테스트 장치의 동작을 설명하는 타이밍도이다.
먼저, 스트레스 공급 기간동안 스트레스 전압이 테스트 보드(2)를 거쳐 반도체 장치(1)에 가해진다. 스트레스 공급 기간은 예를 들면 대략 100시간이지만, 그것에 특별히 한정되는 것은 아니다. 스트레스 공급 기간동안, 스트레스 전압은 반도체 장치(1)에 항상 가해진다. 스트레스 전류는 그의 메모리 코어부의 내부 회로에 항상 공급되고, 주변부에 마련된 인터페이스 회로부에는 주사 신호 Scan2와 관련하여 전류가 공급된다. 구체적으로, 도 2에 도시한 바와 같이 주사 신호(Scan 2-1)가 먼저 고정된 기간동안 하이로 되고, 스트레스 전류는 이 기간동안 첫 번째 줄의 반도체 장치(1)에 공급된다. 그 후, 주사 신호(Scan 2-2)가 고정된 기간동안 하이로 되고, 스트레스 전류는 이 기간동안 두 번째 줄의 반도체 장치(1)에 공급된다. 그 후, 주사 신호 Scan2가 하나씩 하이로 시프트되고 스트레스 전류는 m번째 줄의 반도체 장치(1)까지 공급된다.
여기서, 스트레스 전압은 예를 들면, 전원 전압과 접지 전압 사이의 중간 레벨인 대략 5 V이지만, 특별히 이것에 한정되는 것은 아니다.
스트레스 전류가 m번째 줄의 반도체 장치(1)까지 공급될 때, 각 주사 신호 Scan2는 로우로 되고 측정 기간이 시작한다. 측정 기간중, 테스트 패턴 신호는 I/O 신호선(4)를 거쳐 주사 신호 Scan1과 관련하여 각 줄을 구성하는 반도체 장치(1)에 입력되고, 반도체 장치(1)로 부터의 출력 신호는 테스터(3)에 의해 검출된다. 구체적으로, 주사 신호(Scan1-1)가 도 2에 도시한 바와 같이 고정된 기간동안 먼저 하이로 되고, 테스트 패턴 시호가 이 기간동안 첫 번째 줄의 반도체 장치(1)에 입력된다. 그 후, 첫 번째 줄의 반도체 장치(1)로 부터의 출력 신호가 테스터(3)에 의해 검출된다. 그 후, 주사 신호(Scan2-1)가 고정된 기간동안 하이로 되고, 테스트 패턴 신호는 이 기간동안 두 번째 줄의 반도체 장치(1)에 입력된다. 그 후, 두 번째 줄의 반도체 장치(1)로 부터의 출력 신호가 테스터(3)에 의해 검출된다. 그 후, 주사 신호 Scan1이 하나씩 하이로 시프트되고, m번째 줄의 반도체 장치(1)로 부터의 출력 신호가 테스터(3)에 의해 검출된다.
설명한 바와 같이, 본 발명의 제1 실시예에 따르면, 큰 전류가 용이하게 공급되는 인터레이스 회로부에 스트레스 전류가 공급되는 기간은 스트레스 전류가 메모리 코어부에 공급되는 기간보다 훨씬 더 짧다. 따라서, 전력 소비는 크게 증가하지 않는다. 또한, 인터페이스 회로부가 메모리 코어부만큼 용이하게 고장을 발생하지 않으므로, 그러한 스트레스 기간은 인터페이스 회로부의 번인 테스트에 대하여 충분히 길다. 따라서, 전력 소비의 큰 증가를 방지하면서, 신뢰성 높은 반도체 장치를 선택할 수 있다.
또한, 본 발명의 제1 실시예에서, 주사 신호(Scan 2-1) 내지 (Scan 2-m)은 인터레이스 회로부에서 스트레스 전압의 ON/OFF를 직접 제어하지만, 그러나 각 주사 신호(Scan2-1) 내지 (Scan2-m)이 각 반도체 장치에 입력되는 제어 회로를 마련하는 것에 의해, 스트레스 전류의 ON/OFF를 제어하는 인에이블링 신호가 이 제어 회로에서 발생되도록 배열하여도 좋다. 예를 들면, 인에이블링 신호는 제어 회로가 주사 신호 Scan2의 레벨을 변환시키는 것에 의해 발생될 수 있고 또는 인에이블링 신호는 하나의 주사 신호를 여러개로 분할하는 것에 의해 발생될 수도 있다.
이하, 본 발명의 제2 실시예에 따른 반도체 장치를 설명한다. 제2 실시예에서는 테스터에서 인터페이스 회로부로의 스트레스 전압 입력의 ON/OFF를 제어하는 주사 신호가 입력되지 않는다. 한편, 번인 테스트의 시작을 나타내는 신호와 관련하여 인터페이스 회로부로의 스트레스 전압 입력의 ON/OFF를 제어하는 마이크로-펄스를 발생하는 마이크로-펄스 발생 회로가 마련된다. 도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 도시한 블록도이고, 도 6은 본 발명의 제2 실시예에 따른 반도체 장치에 마련된 마이크로-펄스 발생 회로의 구성을 도시한 블록도이다.
제2 실시예에 따른 반도체 장치(21)에는 메모리 셀 어레이의 메모리 코어부(22) 등이 마련되어 있다. 메모리 코어부(22) 둘레에는 메모리 코어부(22)와 외부 회로 사이에서 인터페이스로서 기능하는 인터페이스 회로부(23)가 마련되어 있다. 또한, 번인 테스트의 시작 신호 BT_Start_a와 관련하여 인터페이스(23)로의 스트레스 전압 입력의 ON/OFF를 제어하는 마이크로-펄스를 발생하는 마이크로-펄스 발생 회로(24)도 있다.
마이크로-펄스 발생 회로(24)에는 테스트 보드에서 출력된 번인 테스트 시작 신호 BT_Start_a가 그의 하나의 입력 단자에 입력되는 AND 게이트(11)가 있다. AND 게이트(11)의 다른 입력 단자에는 링 발진기(12)에서 출력된 클럭 신호 clk가 입력된다. AND 게이트(11)로 부터의 출력 신호는 두 개로 분기되고, 그중 하나는 NAND 게이트(13)의 하나의 입력 단자에 입력된다. 나머지 분기 신호는 지연 회로(14)에 입력된다. 지연 회로(14)에는 인버터(15)의 입력 단자가 접속되고 인버터(15)의 출력 단자는 NAND 게이트(13)의 다른 입력 단자에 접속되어 있다. 인터페이스 회로부(23)를 제어하는 스트레스 제어부는 이들 구성 요소로 구성된다.
여기서, 내부 클럭 신호(도시하지 않음) 또는 인터페이스 회로부에 의해 사용되는 외부에서 입력된 신호(도시하지 않음)는 링 발진기(12)에서 출력된 클럭 신호 대신에 사용될 수도 있다.
이하, 상술한 바와 같이 구성된 제2 실시예의 반도체 장치의 번인 테스트시 동작을 설명한다. 도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 동작을 설명하는 타이밍도이다.
테스트 보드에 부착된 반도체 장치에는 테스트 보드로부터 스트레스 전압이 가해진다. 또한, 링 발진기(12)에서 클럭 신호 clk가 AND 게이트(11)에 입력된다. 그 후, 번인 테스트의 처음에, 시작 신호 BT_Start_a가 하이로 된다. 따라서, 스트레스 전류가 반도체 장치의 메모리 코어부에 공급된다. 이 스트레스 전류는 스트레스 공급 기간동안 항상 공급된다.
또한, 시작 신호 BT_Start_a가 하이로 되고, 이것에 의해 AND 게이트(11)의 출력 신호는 클럭 신호 clk에서 약간 지연되어 하이/로우를 반복한다. 그 후, 하나의 분기 출력 신호(A)가 그대로 NAND 게이트(13)에 입력된다. 한편, 다른 분기 출력 신호는 지연 회로(14)에 입력되어 지연된후, 인버터(15)에 입력된다. 그 후, 인버터(15)에 의해 반전된 신호(B)는 NAND 게이트(13)에 입력된다. 두 개의 신호의 NAND 논리는 NAND 게이트(13)에 의해 구해지고, 그 결과는 인터페이스 회로부의 번인 테스트 시작 신호 BT_Start_b로서 출력된다. 그 후, 이 시작 신호 BT_Start_b가 로우인 기간에 스트레스 전류가 인터페이스 회로부에 공급된다. 도 7에 도시한 바와 같이, 지연 회로(14)에 의해 지연된 마이크로-펄스가 시작 신호 BT_Start_b에서 발생된다. 따라서, 스트레스 전류가 인터페이스 회로부에 공급되는 기간은 매우 짧다. 따라서, 전력 소비 증가가 크지 않다. 또한, 인터페이스 회로부(23)가 메모리 코어부(22)만큼 용이하게 고장을 발생하지 않으므로, 메모리 코어에 대한 스트레스 기간보다 매우 더 짧은 스트레스 기간은 인터페이스 회로부(23)의 번인 테스트에 충분하다. 따라서, 제2 실시예에 따르면, 전력 소비의 큰 증가를 방지하면서, 신뢰성 높은 반도체 장치를 선택할 수 있다.
상술한 바와 같이, 마이크로-펄스가 발생될 때, 스트레스 전류는 테스트 보드에서 인터페이스 회로부(23)로 공급된다. 이 스트레스 전류는 예를 들면, 전원을 위해 콘덴서에 충전된 전하를 방전하는 것에 의해 공급된다. 이 경우, 콘덴서에 충전된 전하는 감소하지만, 기간이 매우 짧아 다음 방전 전에 충분한 시간이 보증된다. 따라서, 그 기간내에 전하를 충전하는 것이 가능하다. 따라서, 이 경우에도 전원의 부하가 증가하지 않는다.
본 발명에 의하면, 전력 소비의 큰 증가를 방지하면서, 신뢰성 높은 반도체 장치를 선택할 수 있다.

Claims (15)

  1. 반도체 장치에 있어서,
    메모리 셀 어레이;
    상기 메모리 셀 어레이와 외부 회로 사이에서의 신호의 입력 및 출력을 제어하는 인터페이스 회로부; 및
    외부에서 입력된 신호에 기초하여 상기 메모리 셀 어레이에 대해 독립적으로 상기 인터페이스 회로부의 동작 상태를 제어하는 제어 회로
    를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제어 회로는 번인 테스트(burn-in test) 시에, 전류에 의한 스트레스가 상기 인터페이스 회로부에 인가되도록 상기 인터페이스 회로부를 제어하는 스트레스 제어부를 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 스트레스 제어부는, 상기 번인 테스트 시에, 상기 메모리 셀 어레이에 대한 상기 스트레스보다 더 짧은 기간동안 상기 인터페이스 회로부에 상기 스트레스가 인가되도록 상기 인터페이스 회로부를 제어하는 반도체 장치.
  4. 제3항에 있어서, 상기 스트레스 제어부는, 상기 번인 테스트 시에, 상기 인터페이스 회로부에 상기 스트레스가 복수회 인가되도록 상기 인터페이스 회로부를 제어하는 반도체 장치.
  5. 제3항에 있어서, 상기 스트레스 제어부는, 상기 번인 테스트 시에, 상기 인터페이스 회로부에 상기 스트레스가 1회 미리 정해진 기간동안 인가되도록 상기 인터페이스 회로부를 제어하는 반도체 장치.
  6. 반도체 장치의 테스트 장치에 있어서,
    메모리 셀 어레이 및 상기 메모리 셀 어레이와 외부 회로 사이에서의 신호의 입력 및 출력을 제어하는 인터페이스 회로부를 각각 구비하는 복수의 반도체 장치가 격자 방식으로 배열된 테스트 보드; 및
    상기 메모리 셀 어레이에 대해 독립적으로 상기 인터페이스 회로부의 동작 상태를 제어하고, 상기 반도체 장치에 테스트 패턴 신호를 입력하며, 상기 반도체 장치로 부터의 출력 신호를 검출하는 테스트 회로
    를 포함하는 반도체 장치의 테스트 장치.
  7. 제6항에 있어서, 상기 테스트 회로는, 상기 번인 테스트 시에, 전류에 의한 스트레스가 상기 인터페이스 회로부에 인가되도록 상기 인터페이스 회로부를 제어하는 스트레스 제어부를 포함하는 반도체 장치의 테스트 장치.
  8. 제7항에 있어서, 상기 스트레스 제어부는, 상기 번인 테스트 시에, 상기 메모리 셀 어레이에 대한 상기 스트레스보다 더 짧은 기간동안 상기 인터페이스 회로부에 상기 스트레스가 인가되도록 상기 인터페이스 회로부를 제어하는 반도체 장치의 테스트 장치.
  9. 제8항에 있어서, 상기 스트레스 제어부는, 상기 번인 테스트 시에, 상기 인터페이스 회로부에 상기 스트레스가 복수회 인가되도록 상기 인터페이스 회로부를 제어하는 반도체 장치의 테스트 장치.
  10. 제8항에 있어서, 상기 스트레스 제어부는, 상기 번인 테스트 시에, 상기 인터페이스 회로에 상기 스트레스가 1회 미리 정해진 기간동안 인가되도록 상기 인터페이스 회로부를 제어하는 반도체 장치의 테스트 장치.
  11. 메모리 셀 어레이 및 상기 메모리 셀 어레이와 외부 회로 사이에서의 신호의 입력 및 출력을 제어하는 인터페이스 회로부를 각각 구비하는 복수의 반도체 장치에 번인 테스트를 실행하는 반도체 장치의 테스트 방법에 있어서,
    상기 메모리 셀 어레이에 대해 독립적으로 상기 인터페이스 회로부의 동작 상태를 제어하는 단계;
    상기 반도체 장치에 테스트 패턴 신호를 입력하는 단계; 및
    상기 반도체 장치로부터의 출력 신호를 검출하는 단계
    을 포함하는 반도체 장치의 테스트 방법.
  12. 제11항에 있어서, 상기 인터페이스 회로부의 동작 상태를 제어하는 단계는, 상기 번인 테스트 시에, 전류에 의한 스트레스가 상기 인터페이스 회로부에 인가되도록 상기 인터페이스 회로부를 제어하는 단계를 포함하는 반도체 장치의 테스트 방법.
  13. 제12항에 있어서, 상기 인터페이스 회로부의 동작 상태를 제어하는 단계는, 상기 번인 테스트시에, 상기 메모리 셀 어레이에 대한 상기 스트레스보다 더 짧은 기간동안 상기 스트레스가 상기 인터페이스 회로에 인가되도록 상기 인터페이스 회로부를 제어하는 단계를 포함하는 반도체 장치의 테스트 방법.
  14. 제13항에 있어서, 상기 인터페이스 회로부의 동작 상태를 제어하는 단계는, 상기 번인 테스트 시에, 상기 반도체 장치 모두의 상기 인터페이스 회로부에 전류를 복수회 공급하는 단계를 포함하는 반도체 장치의 테스트 방법.
  15. 제13항에 있어서, 상기 인터페이스 회로부의 동작 상태를 제어하는 단계는 상기 번인 테스트 시에, 미리 정해진 개수의 상기 반도체 장치의 상기 인터페이스 회로부에 전류를 1회 미리 정해진 기간동안 공급하는 단계를 포함하는 반도체 장치의 테스트 방법.
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