KR20000076299A

KR20000076299A - 자기장 전력센서 및 프로그램가능한 자기장 검출 회로를 결합시킨 다중-주파수 전압 조절회로

Info

Publication number: KR20000076299A
Application number: KR1019997008400A
Authority: KR
Inventors: 피터 치크; 윌름 스미트
Original assignee: 씨. 필립 채프맨; 마이크로칩 테크놀로지 인코포레이티드
Priority date: 1998-01-15
Filing date: 1999-01-15
Publication date: 2000-12-26
Also published as: JP2001516460A; EP0985278A2; WO1999037039A3; WO1999037039A2

Abstract

자기장 에너지를 배터리 또는 캐패시터 등의 에너지 저장 장치를 충전하는 전기 에너지로 변환할 수 있는 고효율 다중-주파수 전압 조절회로. 본 발명은 기준 전류에 대해 들어오는 자기장 에너지의 강도를 측정하는 자기장 센서 회로를 제공한다. 본 발명은 인덕터-캐패시터 자기장 변환기 회로의 검출 레벨을 조정하도록 사용되는 프로그램가능한 자기장 검출회로를 또한 제공한다. 방전 촉진기 회로는 초과 에너지를 방전시킴으로써 자기장 변환기 회로의 효율을 개선시키기위해 제공된다.

Description

자기장 전력센서 및 프로그램가능한 자기장 검출 회로를 결합시킨 다중-주파수 전압 조절회로{MULTI-FREQUENCY VOLTAGE REGULATING CIRCUIT INCORPORATING A MAGNETIC FIELD POWER SENSOR AND PROGRAMMABLE MAGNETIC FIELD DETECTION}

본 미국 특허 출원은 본 미국 출원과 같은 양수인에게 양도되고 참고로 되는 피에터 시에키(Pieter Schieke)에 의해 1998년 1월 15일에 출원된 일련번호 09/007,485의 명칭 "강한 LC 전파 브릿지 정류기 입력구조(A ROBUST LC FULL-WAVE BRIDGE RECTIFIER INPUT STRUCTURE)"인 미국 특허 출원에 관련된다.

전기적 전류 증폭회로 및 전압 조절기 회로는 전자 설계 기술의 당업자에게는 잘 공지되었다. 자기장 에너지를 전기 에너지로 변환하고, 그후 계속해서 최종의 직류 전압을 정류 및 조절하는 전자 회로는 더 적은 범위로 공지되었다. 종래 기술에 의해 이전에 다루어지지 않했던 그 문제는 장치들간의 전자기 통신을 향상시킬 목적으로 전력에 의해 측정된 바와 같은 들어오는 자기장의 강도를 결정하는 전자 회로의 능력이다.

본 발명은 전력에 의해 측정된 바와 같은 들어오는 자기장의 강도를 결정하고, 입력 변환기 회로의 검출 레벨을 조정하고 그 측정된 자기장 강도를 토대로 해서 초과 에너지를 방전하고 그 측정된 자기장 강도의 변화를 디지털 데이터를 통신하는 방법으로써 인터프리트하는 능력을 갖는다.

본 발명은 자기장 에너지를 조절된 전기 에너지로 변환하는 장치에 관한 것이다. 특히, 본 발명은 자기장 에너지로부터 변환되는 직류 전기 에너지를 조절하고, 들어오는 자기장 에너지의 강도를 측정하고, 들어오는 자기장의 검출레벨을 조정하고 초과 에너지를 자기장 변환기 회로로부터 방전시킨다.

도 1은 자기장 변환기 회로, 방전 촉진기 회로, 정류기 회로, 자기장 전력 센서회로, 프로그램가능한 자기장 검출회로, 전압 클램핑 회로, 및 충전 회로의 전기 회로도.

도 2A는 LC 자기장 변환기 회로에서 볼 수 있듯이 통상적인 사인곡선 형태의 파형도.

도 2B는 도 2A의 사인곡선 파형에 대한 자기장 전력 센서회로의 디지털 출력의 파형도.

도 2C는 LC 자기장 변환기 회로에서 볼 수 있듯이 진폭을 변화시키는 펄스 파형의 파형도.

도 2D는 도 2C의 펄스 파형에 대한 자기장 전력 센서회로의 디지털 출력의 파형도.

도 3은 집적회로에서 실행되며 이상적인 FWBR 입력구조인 종래기술의 단순화된 전기 회로도.

도 4는 집적회로에서 실행된 기생 BJTs를 갖는 종래 기술인 FWBR 입력구조의 단순화된 전기 회로도.

도 5는 집적회로에서 최소화된 이득의 기생 BJTs를 갖는 새로운 FWBR 입력구조인 종래기술의 단순화된 전기 회로도.

도 6은 집적회로에서 최소화된 이득의 기생 BJTs를 갖는 새로운 FWBR 입력구조의 다른 버젼의 단순화된 전기 회로도.

도 7은 도 6의 FWBR 입력구조의 일부를 물리적으로 수행하는 하나의 가능한 방법을 도시하는 간략화된 도면. 본원에 도시된 일부가 도 7에 도시된 도면번호와 같은 도면번호를 갖는 도 6의 일부와 같다.

도 8은 라인 6-6을 따라 얻어진 도 7로부터 물리적으로 실행시킨 횡단면도.

본 발명의 목적은 들어오는 자기장 에너지의 강도를 측정할 수 있는 전기 회로를 제공하는 것이다.

본 발명의 다른 목적은 프로그램가능한 자기장 검출회로의 검출 레벨을 프로그램하도록 들어오는 자기장 에너지 측정을 사용하는 것이다.

본 발명의 또 다른 목적은 디지털 데이터를 자기장 송신기(transmitter)로부터 수신할 목적으로 들어오는 자기장 에너지 변화를 측정하는 것이다.

본 발명의 일실시예에 따라, 고효율 다중-주파수 전압 조절회로는 자기장 전력 센서회로와, 그 자기장 전력 센서회로에 결합된 프로그램가능한 자기장 검출회로와, 그 프로그램가능한 자기장 검출회로에 결합된 방전 촉진기(expediter) 회로와, 그 방전 촉진기 회로에 결합된 자기장 변환기 회로와, 그 자기장 변환기 회로에 결합된 정류기 회로와, 그 자기장 전력 센서회로에 결합된 전압 클램핑 회로와, 그 전압 클램핑 회로에 결합된 충전 회로로 구비된 것으로 개시된다.

본 발명의 다른 실시예에 따라, 고효율 다중-주파수 전압 조절회로는 프로그램가능한 자기장 검출회로가 아날로그 기준 전류에 의해 제어될 수 있는 것으로 개시된다.

본 발명의 다른 실시예에 따라, 고효율 다중-주파수 전압 조절회로는 프로그램가능한 자기장 검출회로가 불연속 기준 전류의 선택에 의해 제어될 수 있는 것으로 개시된다.

본 발명의 다른 실시예에 따라, 고효율 다중-주파수 전압 조절회로는 방전 촉진기 회로내의 특정한 방전 경로의 선택이 프로그램가능한 것으로 개시된다.

본 발명의 다른 실시예에 따라, 고효율 다중-주파수 전압 조절회로는 디지털 데이터를 자기장을 통해 통신할 목적으로 들어오는 자기장 에너지 변화를 측정하는 자기장 전력 센서회로를 구비하는 것으로 개시된다.

본 발명의 다른 앞선 및 다른 목적, 특성 및 장점은 첨부 도면으로 예시했듯 이 본 발명의 양호한 실시예의 다음의 특정한 설명에서 명백하다.

도 1에서, 고효율 다중-주파수 전압 조절회로(200)는 자기장 전력 센서회로(220)와, 그 자기장 전력 센서회로(220)에 결합된 프로그램가능한 자기장 검출회로(250)와, 그 프로그램가능한 자기장 검출회로(250)에 결합된 방전 촉진기(expediter) 회로(210)와, 그 방전 촉진기 회로(210)에 결합된 자기장 변환기 회로(280)와, 그 자기장 변환기 회로(280)에 결합된 정류기 회로(290)와, 그 자기장 전력 센서회로(220)에 결합된 전압 클램핑 회로(260)와, 배터리를 충전시키는 그 전압 클램핑 회로(260)에 결합된 충전 회로(270) 및 에너지 저장장치로 구비된 것으로 개시된다. LC 자기장 변환기 회로(280) 및 정류기 회로(290)는 이미 언급한 바와 같이 1998년 1월 15일에 출원된 일련번호 09/007,485의 명칭 "강한 LC 전파 브릿지 정류기 입력구조(A ROBUST LC FULL-WAVE BRIDGE RECTIFIER INPUT STRUCTURE)"인 동시 계류중인 미국 특허 출원에서 설명된다.

클램핑 회로(260)는 제너 다이오드(264)에 병렬 결합된 간단한 캐패시터(262)이고 당업자에게는 공지되었다. 충전 회로(270)는 NMOS FET 스위치(274)의 게이트 컨넥터에 결합된 바이어싱 저항(272)과, NMOS FET 트랜지스터 스위치(274)의 소스 컨넥터에 병렬 결합된 다이오드(276) 및 저항(275)과, 그 다이오드(276) 및 저항(275)에 결합된 배터리(278)과, 그 다이오드(276) 및 저항(275)에 결합된 에너지 저장장치(279)로 구비된다. 충전회로(270)는 에너지 저장장치(279)를 충전시키고 배터리(278)를 재충전시키도록한다. 충전 회로(270)는 종래 기술에 의해 개시되었다.

자기장 전력 센서회로(220)는 들어오는 전자기장의 강도를 결정하는 능력을 제공한다. 자기장 전력 센서회로는 입력전류((I_Z)222)와, (I_Z)222에 결합된 입력전류 분할기 회로(230)와, 그 입력전류 분할기 회로(230)에 결합된 입력전류 승산기 회로(240)와, 그 입력전류 승산기 회로(240)에 결합된 기준전류((I_REF)224)와, 입력전류 승산기 회로(240)에 결합된 비교기(248)로 구비된다. (I_Z)222는 클램핑 회로(260)의 출력전류와 같다. (I_REF)224는 본 발명의 외부에서 발생된다.

(I_REF)224의 목적은 비교기(248)의 네가티브 노드에서 평형점을 설정한다. 비교기의 포지티브 노드는 바이어스 전압에 결합된다. 입력전류 분할기 회로(230) 및 입력전류 승산기 회로(240)를 잠시동안 무시할 때, (I_Z)222가 (I_REF)224보다 적으면, 비교기의 출력은 0로 된다. 그러나, (I_Z)222가 (I_REF)224보다 크면, 비교기(248)는 2개의 결과를 발생시키는 포지티브 출력을 설정된다. 처음에, 비교기(248)의 포지티브 출력은 그 정류된 전압이 제너 다이오드(264)의 항복 전압이상인 것을 표시한다. 둘째로, 들어오는 자기 신호는 입력전류를 제너 다이오드(264)를 통해 계속 유지하도록 충분한 전력을 갖는다. I_Z가 I_REF보다 클때만이 도달되는 비교기(248)의 포지티브 출력은 소정의 유도된 전압레벨이 초과하는 지 및 공칭 전력 레벨이 전압 조절회로(200)에 의해 수신된 전자기장에서 얼마인지의 결정을 할 수 있다.

입력전류 분할기 회로(230) 및 입력전류 승산기 회로(240)의 동작이 설명된다. 전류 분할기 및 승산기 회로(230 및 240)의 목적은 I_Z를 효과적으로 감소시키는 분할기 회로(230) 및 I_Z를 효과적으로 증가시키는 승산기 회로(240)의 결합에 의해 I_Z를 미러(mirror) I_REF로 갖도록하는 것이다. 그러므로, 결합에서 I_Z를 미러 I_REF로 되게하는 2개의 회로를 가짐으로써, 비교기(248)의 네가티브 노드에서 평형점은 I_Z의 변화에 대해 평가되어 들어오는 자기장 강도로 된다.

첫째로, 입력전류 분할기 회로(230)의 효과는 비교기(248)의 네가티브 노드에서 전류 평형점상에서 고려된다. 입력전류 분할기 회로(230)는 적어도 하나의 NMOS 트랜지스터(232)로 구비된다. 적어도 하나의 NMOS 트랜지스터(232) 각각의 게이트 및 드레인 컨넥터가 입력전류(222)에 결합되도록 적어도 하나의 NMOS 트랜지스터(232)가 구성된다. 또한, 적어도 하나의 NMOS 트랜지스터(232) 각각의 소스 컨넥터가 접지 기준에 결합된다. 상기 입력전류 분할기 회로(230)의 효과는 그 회로에서 NMOS 트랜지스터(232)의 수로 분할되는 I_Z를 미러한다.

예를 들어, 10 uA로 세트되는 입력 전류 분할기 회로(230) 및 I_REF(224)의 일부로서 2개의 트랜지스터가 있다면, 제너 다이오드 항복 전압이 5볼트이고, 입력전류 분할기 회로(230)의 임계전압은 0.7볼트이고 비교기(248)의 출력이 포지티브로 될 때까지 자기장 전력이 증가된다. 자기 신호의 전력=(10 uA^＊5.7볼트)/2 = 28.5uW 및 I_Z= 5 uA(=10uA/2).

다음에 입력전류 승산기 회로(240)의 효과는 비교기(248)의 네가티브 노드에서 전류 평형점상에서 고려된다. 입력전류 승산기 회로(240)는 제 2의 적어도 하나의 NMOS 트랜지스터(242)로 구비된다. 제 2의 적어도 하나의 NMOS 트랜지스터(242) 각각의 게이트 컨넥터가 I_Z(222) 및 입력전류 분할기 회로(230)에 결합되도록 제 2의 적어도 하나의 NMOS 트랜지스터(242)가 구성된다. 제 2의 적어도 하나의 NMOS 트랜지스터(242) 각각의 드레인 컨넥터가 기준 전류(224) 및 비교기(248)의 네가티브 노드에 결합되도록 제 2의 적어도 하나의 NMOS 트랜지스터(242)가 더 구성된다. 마지막으로, 제 2의 적어도 하나의 NMOS 트랜지스터(242) 각각의 소스 컨넥터가 접지 기준에 결합되도록 제 2의 적어도 하나의 NMOS 트랜지스터(242)가 구성된다. 상기 입력 승산기 회로(240)의 효과는 그 회로에서 NMOS 트랜지스터(242)의 수만큼 I_Z를 승산한다는 것이다.

예를 들어, 입력전류 승산기 회로(240)의 일부로서 3개의 트랜지스터가 있다면, (I_REF)224는 10 uA로 세트되고, 제너 다이오드 항복 전압이 5볼트이고, 입력전류 승산기 회로(240)의 임계전압은 0.7볼트이고 비교기(248)의 출력이 포지티브로 될 때까지 자기장 전력이 증가된다. 자기 신호의 전력=(10 uA^＊5.7볼트)^＊3 = 171 uW 및 I_Z= 30 uA(=10uA^＊3).

요약해서, 입력전류(222)는 입력전류 분할기 회로(230)에서 1/m의 계수에 의해 및 입력전류 승산기 회로(240)에서 n의 계수에 의해 미러된다. m가 입력전류 분할기 회로(230)에서 NMOS 트랜지스터의 수와 같고 n는 입력전류 승산기 회로(240)에서 NMOS 트랜지스터의 수와 같다. m:n 비는 전류 미러비로서 형성된다. 그러므로, 들어오는 자기장의 전력은 비교기의 출력이 (I_REF)224, 전류 미러비 및/또는 제너 다이오드(264) 항복 전압를 변화시킴으로써 낮은 데서 높은 데로 천이하는 점에서 결정될 수 있다.

상기 명세서를 통해 기준은 양호한 실시예를 반영하는 NMOS FETs로 구비된 자기장 센서회로(220)로 이루어진다. 그러나, 당업자는 PMOS 또는 CMOS FETs가 동일하지 않은 결과를 이루도록 회로에 적은 변경으로써 수행될 수 있다는 것을 인식한다.

프로그램가능한 자기장 검출회로(250)는 비교기 바이어스 전압에 의해 들어오는 자기장 에너지를 스크리닝(screening)한다. 그러므로, 바이어스 전압을 충족하거나 초과하는 자기장 유도 전압만이 처리된다.

프로그램가능한 자기장 검출회로(250)는 적어도 2개의 비교기(252 및 254) 및 다중화기(256)로 구비된다. 하나의 실시예에서, LC 자기장 변환기 회로(280)의 출력은 비교기(252 및 254)의 포지티브 노드 각각에 연결된다. 하나의 비교기(252)의 네가티브 노드는 바이어스 전압에 연결된다. 제 2의 비교기(254)의 네가티브 노드는 (I_REF)224에 의해 유도된 전압에 연결된다. 비교기(252 및 254)의 출력은 다중화기(256)의 입력에 연결된다. 자기장 센서회로(220)의 비교기(248) 출력은 다중화기(256)에 대한 입력 선택에 연결된다. 다중화기(256)의 출력은 신호처리와 같은 본 발명의 범위를 넘은 논리에 연결된다.

프로그램가능한 자기장 검출회로(250)는 다음과 같이 동작한다. 제 1비교기(252)에 대한 바이어싱 전압은 LC 자기장 변환기 회로(280)의 출력으로 하여금 제 1비교기(252)를 통해 다중화기(256)의 입력에 통과하도록 하는 임계 레벨로 통상적으로 세트된다. 제 2비교기(254)에 대한 바이어싱 전압은 기준 전류(224)에 대응하는 전압으로 세트된다. (I_REF)224에 의해 유도된 전압의 진폭을 초과하는 진폭을 갖는 들어오는 자기장 신호만이 제 2비교기(254)를 통해 통과한다.

자기장 센서회로(220)의 비교기(248) 출력은 다중화기(256)의 입력 선택에 연결된다. 통상적인 응용에서, 비교기(248) 출력은 다중화기(256)에 의해 인터프리트되어 제 1비교기(252) 또는 제 2비교기(254)의 출력을 선택한다. 그러므로, 회로(250)의 감도는 자기장 센서회로(220)의 출력에 의해 기준 전류(224)의 진폭 및 제 2비교기(254)의 선택을 변화시킴으로써 조정가능하다.

2개의 비교기(252 및 254)로 구비되는 프로그램가능한 자기장 검출회로(250)는 상기에서 설명되었다. 당업자는 본 발명이 2개의 비교기로 제한되지 않는 것을 인식한다. 추가된 비교기는 더 큰 유연성을 갖기위해 프로그램가능한 자기장 검출회로(250)로 결합될 수 있다. 비슷하게, 2개의 입력을 갖는 것으로 개시되는 다중화기(256)는 추가된 입력을 포함하도록 확장될 수 있다.

기준 전류의 진폭은 사인곡선파, 삼각파 또는 기타 알려진 파 발생기 등의 아날로그 수단에 의해 변화될 수 있다. 또한, 기준 전류의 진폭은 당업자에게는 잘 알려진 불연속 수단에 의해 변화될 수 있다. 예를 들어, 선택 논리는 복수의 사용가능한 불연속 기준 전류들간에 선택하도록 본 발명에 결부될 수 있다. 상기 선택은 동적으로 수행될 수 있거나 프리세트될 수 있다.

방전 촉진기 회로(210)는 자기장 변환기 회로에 의해 저장된 초과 에너지를 대해 프로그램가능한 방전 경로를 제공한다. 양호한 실시예에서, 방전 촉진기 회로(210)는 디코더(219)와, 자기장 변환기 회로(280)의 각 노드에 대해 2개의 방전 경로인 4개의 방전 경로로 구비된다. 그러나, 당업자는 본 발명이 4개의 방전 경로로 제한되지 않는 것으로 인식된다.

제 1방전 경로쌍은 자기장 변환기 회로(280)의 제 1공통 노드에 연결된다. 제 1방전 경로는 저항(211) 및 트랜지스터(215)의 결합에 의해 형성된다. 제 2방전 경로는 저항(212) 및 트랜지스터(216)의 결합에 의해 형성된다. 양호한 실시예에서, 저항(211)의 임피던스값은 저항(212)의 임피던스값과 구별된다. 당업자가 인식하듯이, 방전 경로는 방전비를 제어하도록 특정 임피던스값을 갖는 저항을 가짐에 의해 강도를 변화시키는 자기장으로써 효과적으로 동작하도록 설계될 수 있다.

제 2방전 경로쌍은 자기장 변환기 회로(280)의 제 2공통 노드에 연결된다. 제 3방전 경로는 저항(213) 및 트랜지스터(217)의 결합에 의해 형성된다. 제 4방전 경로는 저항(214) 및 트랜지스터(218)의 결합에 의해 형성된다. 양호한 실시예에서, 저항(213)의 임피던스값은 저항(211)의 그것과 대략 같고 저항(214)의 임피던스값은 저항(212)의 그것과 대략 같다. 효율은 유사한 방전 경로의 임피던스값을 자기장 변환기 회로(280)의 각 노드에 정합시킴으로써 향상된다.

디코더(219)는 그 선택된 방전 경로를 동작시킨다. 디코더(219)에 대한 C(제어) 입력은 본 발명의 범위를 넘어서는 프로그래밍 소스에 결합된다. 디코더(219)에 대한 D(디코드) 입력은 디코드되는 데이터 소스에 결합된다. 양호한 실시예에서 D 입력은 비교기(248)의 출력에 결합된다. 디코더(219)의 O₁출력은 트랜지스터(215 및 217)의 제어 전극에 결합된다. 디코더(219)의 O₂출력은 트랜지스터(216 및 218)의 제어 전극에 결합된다. 그러므로, 디코더(219)의 특정 출력을 프로그램가능하게 나타냄으로써, 공통 특성을 갖는 방전 경로는 자기장 변환기 회로(280)의 2개 노드 각각에 대해 선택된다.

그 선택된 방전 경로는 자기장 변환기 회로(280)에서 펜트 업(pent up) 에너지를 방전시킨다. 당업자는 저항(211,212,213 및 214)의 소정의 임피던스값이 특정한 자기장 강도에 대해 방전 경로의 효율을 최적화하는 것으로 인식한다.

도 2A-2D에서, 들어오는 자기장을 디지털 데이터로 변환하는 파형도는 자기장을 통한 디지털 통신을 예시할 목적으로 개시된다. 모든 도면에서, 횡좌표는 시간이고 종좌표는 전력이다. 들어오는 자기장 파형의 2가지 변화가 도시된다. 도 2A는 LC 자기장 변환기 회로(280)(도 1)에 의해 볼 수 있듯이 통상적인 사인곡선 파형을 나타낸다. 도 2B는 도 2A의 사인곡선 파형에 대해 비교기(248)(도 1)의 디지털 출력을 나타낸다. 도 2C는 LC 자기장 변환기 회로(280)(도 1)에서 진폭을 변화시킨 펄스 파형을 나타낸다. 도 2D는 도 2C의 펄스 파형에 대해 비교기(248)(도 1)의 디지털 출력을 나타낸다. 당업자는 비교기(248)의 디지털 출력에 대한 트리거 포인트가 들어오는 자기 신호의 전력 및 전압 조절 회로(200)(도 1)에서 설명된 파라미터에 의해 결정됨을 알게 된다. 당업자는 비교기(248)의 디지털 출력이 자기 송신기로부터 디지털 통신을 수신하도록 사용될 수 있음도 알게 된다.

도 3는 집적회로에서 실행되며 이상적인 FWBR 입력구조인 종래기술의 단순화된 전기 회로도를 도시된다. FWBR 입력 구조는 일반적으로 도면 번호 10으로 나타낸다. 그것은 입력 노드(16, 18)들에 대하여 캐패시터(14)에 병렬 결합된 인덕터(12)를 포함한다. 입력 노드(16, 18)들로부터, 한 쌍의 다이오드(24, 26)의 캐소드 접합에 각각 이르기 전에, 각각 저항(20, 22)이 존재한다. 다이오드(24, 26)의 애노드 접합은 접지에 접속된다. 다이오드(24)의 캐소드 접합에서의 노드는 PMOS 트랜지스터(28)의 소스, 및 PMOS 트랜지스터(30)의 게이트에 접속된다. 유사하게, 다이오드(26)의 캐소드 접합에서의 노드는 PMOS 트랜지스터(30)의 소스, 및 PMOS 트랜지스터(28)의 게이트에 접속된다. 마지막으로, PMOS 트랜지스터(28)의 드레인은 FWBR 입력 구조(10)의 출력 노드(32)에서 PMOS 트랜지스터(30)의 드레인에 연결된다.

FWBR 입력 구조(10)는 널리 공지되어 있으므로, 본 원에서 왜 “이상적인”FWBR 입력 구조(10)라고 하는 지에 대한 것만 언급할 필요가 있을 뿐, FWBR 입력 구조(10)에 관련된 다른 어떠한 것도 설명될 필요가 없다. 이는 다이오드(24, 26)들이 FWBR 입력 구조(10)에 대하여 이상적 또는 바람직한 구성요소이기 때문이다. 그러나, “배경 기술의 설명”에서 설명한 바와 같이, 이상적인 FWBR 입력 구조(10)는 집적 회로에서 수행될 때 다른 형태를 취한다. 보다 명확히 말하면, “배경 기술의 설명”에서 설명한 바와 같이, 한 쌍의 기생 BJTs(48, 50)(도 4 참조)가 형성되며, 이는 FWBR 입력 구조(10)의 동작에 손해를 입힌다. 따라서, 이들 BJTs(48, 50)는 기생(즉, 원치않는, 하지만 불가피한) BJTs라 불린다.

도 4를 참조하면, 집적 회로에서 수행되는 기생 BJTs를 갖는 종래 기술의 FWBR 입력 구조물의 단순화된 전기 구성도가 도시된다. 이전에 설명한 바와 같이, 도 3의 종래 기술의 FWBR 입력 구조(10)를 집적 회로에 이상적으로 실행하게 되면 실제적으로, 이상적인 다이오드들(24, 26)(도 3 참조)이라기 보다는 기생 BJTs(48, 50)를 형성하게 된다. 그렇지 않다면, 도 3과 도 4는 동일하다. 도 4의 FWBR 입력 구조은 일반적으로 도면 번호(34)로 나타낸다. 이는 입력 노드(40, 42)들에 대하여 캐패시터(38)에 병렬 결합되는 인덕터(36)를 포함한다. 입력 노드(40, 42)들로부터, 한 쌍의 기생 BJTs(48, 50)의 에미터 접합에 각각 이르기 전에, 각각 저항(44, 46)이 존재한다. 기생 BJTs(48, 50)의 베이스 접합은 접지에 접속되고, 그들의 콜렉터 접합은 저항(52)을 통하여 전원 전압(VDD)에 접속된다. 기생 BJT(48)의 에미터 접합에서의 노드는 PMOS 트랜지스터(54)의 소스, 및 PMOS 트랜지스터(56)의 게이트에 접속된다. 유사하게, 기생 BJT(50)의 에미터 접합에서의 노드는 PMOS 트랜지스터(56)의 소스, 및 PMOS 트랜지스터(54)의 게이트에 접속된다. 마지막으로, PMOS 트랜지스터(54)의 드레인은 FWBR 입력 구조(34)의 출력 노드(58)에서 PMOS 트랜지스터(56)의 드레인에 연결된다.

FWBR 입력 구조(34)는 널리 공지되어 있으므로, 기생 BJTs(48, 50)가 형성됨으로써 야기되는 문제에 대해서만 반복하여 설명할 필요가 있을 뿐, FWBR 입력 구조(34)에 관련된 다른 어떠한 것도 설명될 필요가 없다. 도 3의 FWBR 입력 구조(10)에 대한 것과 유사한 FWBR 입력 구조(34)에 대한 흐름 경로는 다음과 같다: 1) 교번적인 상보 전류를 입력 노드(40, 42)들에 야기하기 위하여 동조된 LC 입력{즉, 인덕터(36) 및 캐패시터(38)}을 통하여 전자기장이 인가되고; 2) 노드(40)에서 포지티브 전위를 가정하면, 저항(44)을 통하여 전류가 흐르며; 3) 네가티브 전위가 PMOS 트랜지스터(54)의 게이트에 인가되기 때문에, 그것은 온되어 노드(58)를 통하여 출력 노드로 전류를 도통시키고; 4) 복귀 경로는 기생 BJT(50)의 베이스-에미터 접합 및 저항(46)을 통하여 접지를 경유하는 전류 흐름을 포함한다. 입력 노드들(40, 42)의 극성이 바뀔 때, FWBR 입력 구조(34)의 상응하는 부분들에 대한 유사한 흐름 경로가 사용된다. 하지만 양쪽의 경우에, 양쪽의 기생 BJTs(48, 50)에 대한 베이스-에미터 접합{즉, 도 3의 “이상적인”다이오드(24, 26)}의 순방향 바이어싱은 VDD 및 궁극적으로는 배터리, 캐패시터 등의 전력 저장 장치를 경유해서 본원의 기생 BJTs 콜렉터상에 최종 전류를 유도시킨다. 48 및 50과 같은 기생 BJTs가 불가피하기 때문에, 그들의 이득, 및 전력 저장 장치에서의 결과적인 유출을 최소화하는 것이 바람직하며, 이는 도 5 및 도 6에 도시한 본 발명의 기본 목적들 중의 하나이다.

이제 도 5를 참조하면, 새로운 FWBR 입력 구조의 단순화된 전기 구성도가 도시되며, 이는 일반적으로 참조 번호 60으로 나타내고, 집적 회로에서 최소화된 이득을 갖는 기생 BJTs를 갖는다. “FWBR 입력 구조”라는 용어는 일반적으로 도 5에 도시된 모든 것에 관련되지만; 주요 관련 부분은 참조 번호 62의 라벨이 붙여진 점선 박스로 도시됨은 명백할 것이다. 그럼에도 불구하고, FWBR 입력 구조(60)는 한 쌍의 입력 노드(68, 70)들, 이 한쌍의 입력 노드(68, 70)들과 병렬 결합된 한쌍의 기생 BJTs(76, 88)를 포함하며, 각각의 기생 BJTs(76, 88)는 하나 이상의 콜렉터를 갖는다. FWBR 입력 구조(60)는 한 쌍의 입력 노드(68, 70)들을 가로질러 병렬 연결된 인덕터(64) 및 캐패시터(66)를 포함한다는 것을 주목하자. 인덕터(64)와 캐패시터(66)는, LC 쌍(즉, 64 및 66)의 회로 하부에 전력 및/또는 데이터를 제공하는 전자기 전송의 공진 주파수에 동조된다. 따라서, LC 쌍은 본질적으로 FWBR 입력 구조(60)에 대한 “안테나”, 및 출력 노드(116)의 하부에 위치되는 회로로서 작용한다. LC 쌍(64, 66)은 단일 구성요소로서 이루어지는 것으로 도시되지만; 당업자라면 당업계에 널리 공지된 나머지 동조 주파수 “안테나”가 바람직하다면 실행될 수 있음을 알 수 있을 것이다. 예를 들어, “안테나”는 LC 쌍, 하나 또는 그 이상의 인덕터, 하나 또는 그 이상의 캐패시터, 변압기 등을 이용하여 실행될 수 있다. 또한, 각각의 기생 BJTs(76, 88)는 NPN-형 기생 BJT이지만; 당업자라면 가령 PNP-형 의 기생 BJTs와 같은 나머지 BJTs가 바람직하다면 조금 다른 상태에서 실행될 수 있음을 알 수 있을 것이다.

제 1 기생 BJT(76)는 접지에 연결된 제 1 콜렉터(80) 및 저항(84)을 통하여 VDD에 접속된 제 2 콜렉터를 갖는다. 유사하게, 제 2 기생 BJT(88)는 접지에 연결된 제 1 콜렉터(92) 및 저항(96)을 통하여 VDD에 접속된 제 2 콜렉터(94)를 갖는다. 제 1 기생 BJT(76)는 입력 노드(68, 70)들의 쌍의 제 1 노드(68)에 접속된 에미터(78)를 갖는다. 제 2 기생 BJT(88)는 입력 노드(68, 70)들의 쌍의 제 2 노드(70)에 접속된 에미터(90)를 갖는다. 각각의 에미터(78, 90)는 VDD에 결합된 그들의 상응하는 각각의 콜렉터(82, 94) 보다 적은 영역을 갖는다. 또한, 제 1 기생 BJT(76)는 저항(86)을 통하여 접지에 접속된 베이스(85)를 가지며, 제 2 기생 BJT(88)는 저항(98)을 통하여 접지에 접속된 베이스(97)를 갖는다.

FWBR 입력 구조(60)는 또한, 접지에 접속된 제 1 단부 및 저항(72)을 통하여 제 1 노드(68)에 접속된 제 2 단부를 가지면서 연속하여 접속된 제 1 다수의 제너 다이오드(100 내지 104)를 포함한다. 또한, 제 2 다수의 제너 다이오드(106 내지 110)가 연속으로 접속된다. 제 2 다수의 제너 다이오드(106 내지 110)는 제 1 다수의 제너 다이오드(100 내지 104)의 제 1 단부에 접속된 한 단부, 및 저항(74)을 통하여 제 2 노드(70)에 접속된 다른 단부를 갖는다. 62로 라벨이 붙여진 점선 박스의 출력 노드로부터, FWBR 입력 구조(60)를 완성하기 위하여 당업자에게 널리 공지된 회로 요소들의 다수의 다른 결합이 있지만; 본 원에서는 도면의 단일화를 위하여 단지 한 개의 결합만을 도시한다. 도 5(및 도 6)에 도시된 상기 회로 요소들의 결합은 제 1 및 제 2 MOS 트랜지스터(112,114)를 포함하며, 제 1다수의 제너 다이오드(100 내지 104)의 제 2단부는 제 1 MOS 트랜지스터(112)의 소스 및 제 2 MOS 트랜지스터(114)의 게이트에 접속된다. 제 2 다수의 제너 다이오드(106 내지 110)의 다른 단부는 제 2 MOS 트랜지스터(114)의 소스 및 제 1 MOS 트랜지스터(112)의 게이트에 접속된다. 제 1 MOS 트랜지스터(112)의 드레인은 출력 노드(116)를 형성하기 위하여 제 2 MOS 트랜지스터(114)의 드레인에 접속된다. 또한, 제 1 및 제 2 MOS 트랜지스터(112, 114)는 바람직하게는 PMOS-형 트랜지스터이지만; 당업자에게 널리 공지된 상황에서는 MNOS-형 트랜지스터가 실행될 수 있음을 주목하자.

62로 라벨이 붙여진 점선 박스내의 회로로 실행될 수 있는 널리 공지된 회로 요소들의 다른 결합이, 도 5 및 도 6에 도시된 요소들(112, 114) 대신에 설정된다. 또한, 이들 널리 공지된 다른 결합이 도 6의 FWBR 입력 구조(118)에 이용될 수 있음을 주목하자. 먼저, 2개 이상의 MOS 트랜지스터를 가질 수 있다. 예를 들어, 단일 PMOS 트랜지스터(112)를 대신하여 2개 또는 그 이상의 연속-결합된 PMOS-타입 트랜지스터를 포함할 수 있으며, 이들 2개 (또는 그 이상의) 연속-결합된 PMOS-형 트랜지스터는 PMOS 트랜지스터(112)처럼 훅크 업(hook up)될 것이다. 이 경우, 단일 PMOS 트랜지스터(114)를 대신하여 2개 또는 그 이상의 연속-결합된 PMOS-형 트랜지스터가 또한 있을 것이며, 이는 PMOS 트랜지스터(114)처럼 훅크 업될 것이다. 두 번째 방안은 PMOS 트랜지스터(112, 114)를 대신하여 2개의 NMOS 트랜지스터를 이용할 것이다. 여기서, 1개의 NMOS 트랜지스터는 62(또는 도 6의 120)의 상부 출력 노드에 결합된 드레인 및 게이트와, FWBR 입력 구조(60 또는 118)의 출력 노드(116)를 형성하는 다른 NMOS 트랜지스터의 소스에 결합되는 소스를 가질 것이다. 제 2 NMOS 트랜지스터는 62(또는 도 6의 120)의 다른 출력 노드에 결합된 게이트 및 드레인을 가질 것이다.

요약하면, 도 5 및 도 6의 MOS 트랜지스터(112, 114)의 구성은 단지 FWBR 입력 구조(60,118)를 완성하는 하나의 가능한 방법으로서 도시된다. 당업자라면 점선 박스 62(또는 도 6의 120)로부터의 출력 노드에서 신호를 취한 다음 전파 정류를 완성하기 위하여 이들을 처리하는 많은 방법들이 있다는 것을 충분히 알 수 있을 것이다. 당업자에게 널리 공지된 요소들의 많은 다른 결합중 어떠한 하나를 취하고, 트랜지스터(112, 114) 대신에 이들을 통합하는 것이 본 발명의 범위 내에서 고려된다. 따라서, PMOS 트랜지스터 단독, NOMS 트랜지스터 단독, PMOS 및 NMOS 트랜지스터를 함께 직병렬로, 또는 이들의 어떠한 결합의 이용을 생각할 수 있다. 요컨대, PMOS 트랜지스터(112, 114)를 대신하여 실행될 수 있는 공지된 모든 회로가 본 발명의 범위 내에서 고려된다.

도 6는 새로운 FWBR 입력 구조의 다른 변형의 간략화된 전기 구성도를 도시하며, 이는 일반적으로 도면 번호 118로 나타내고, 집적 회로에서 최소화된 이득을 갖는 기생 BJTs를 갖는다. 도 6의 FWBR 입력 구조(118)는 한 개의 변형된 부분을 갖는 것을 제외하고는 도 5에 도시된 것과 동일하므로, FWBR 입력 구조(118)에 대하여 상세하게 설명하지 않는다. 점선 박스(120)에서, 각각의 기생 BJTs(76, 88)는 이들에 결합된 MOS 장치를 가지며, 이것이 변형된 부분이다. 특히, FWBR 입력 구조(118)는 제 1 기생 BJT(76)의 제 1 콜렉터(80)에 접속된 소스(128)와, 제 1 기생 BJT(76)의 에미터(78)에 접속된 드레인(126) 및 게이트(124)를 갖는 제 1 MOS 트랜지스터(122)를 포함한다. 또한, 제 2 기생 BJT(88)의 제 1 콜렉터(92)에 접속된 소스(136)와, 제 2 기생 BJT(88)의 에미터에 접속된 드레인(134) 및 게이트(132)를 갖는 제 2 MOS 트랜지스터(130)가 포함된다. 바람직한 실시예에서, 제 1 및 제 2 MOS 트랜지스터(122, 130)는 NMOS-형 트랜지스터이지만; 당업자는 다른 환경하에서 PMOS-형 트랜지스터가 실행될 수 있다는 것을 알 수 있을 것이다.

도 7 및 도 8을 참조하면, 본 발명을 실리콘 내에 물리적으로 실행하는 하나의 가능한 방법이 도시되지만; 도 7 및 도 8에는 본 발명의 단지 일부분(즉, 도 5 및 도 6에서의 동일한 번호에 일치하는 부분)만이 도시된 것임을 주목하자. 그럼에도 불구하고, 전기 장치, 시스템 및 이와같은 것들을 실리콘 내에 실행하는 당업자는 본 발명의 나머지 것들이 도 7 및 도 8에서와 같음을 이해할 것이다. 게다가, 당업자는 또한 본 발명을 실리콘 내에 물리적으로 실행하는 도 7 및 도 8에 도시한 방법이, 많은 가능한 실행 방법들 중 단지 하나로 이루어진다는 것을 이해할 것이다.

좀 더 상세히 설명하면, 도 6의 NFET 장치(122) 및 기생 npn BJT(76)가 도 7 및 도 8의 p-형 실리콘 기판에 도시된다. 도 7은 금속화가 되지 않은 상부 단면도를 도시하며, 도 8은 도 7의 라인 6-6을 취한 단면도를 도시한다. NFET 장치(112)는 노드(128, 126 및 124)의 사이에 위치되며, 노드(126)는 장치(122)의 드레인을 형성하며 노드(128)는 소스를 형성한다. 기생 npn BJT(76)는 노드 GB(82, 80 및 78) 사이에 위치된다. 기생 npn BJT(76)의 에미터는 노드(78)에 의해 형성되며, 그의 베이스는 노드(85)를 구비하며, 접지된 베이스 접촉은 노드 GB에 의해 형성된다. 약어 GB는 접지된 베이스를 나타내며, 이는 (도 6에 도시된 바와 같이) 저항(86, 98)들의 사이에 위치된다. 베이스 저항(86)은 기생 npn BJT(76)의 실제 베이스(도 6의 85)로부터 GB 노드까지 거리를 두고 결합된다. 베이스 접촉 GB, 및 이에 따른 베이스 저항(86)은 주변 회로의 배치에 따라 분배될 수도 있음을 주목하자. 기생 npn BJT(76)의 접지된 콜렉터(80)는 본 실행에서 에미터(78)를 완전히 둘러싼다. 고전압 콜렉터(82)는 기생 npn BJT(76)의 베이스(85)로부터 약간의 거리가 떨어져 위치되며 포함된 저항(84)를 갖는다. 고전압 콜렉터(82), 및 이에 따른 저항(84) 또한 규정된 주변 회로의 배치에 따라 분배될 수도 있다. 도면의 영역이 하나 이상의 도면 부호에 의해 라벨이 붙여져 있는 영역은 그 영역이 분할되었음을 의미함을 주목하자. 예를 들어, 124 및 85로 라벨이 붙여진 영역은 도 6에서 라벨이 붙여진 상응하는 요소들 간에 분할된 것이며, 128 및 80으로 라벨이 붙여진 영역은 도 6로부터의 상응하는 요소들 간에 분할된 것이다. 또한, 베이스(86) 및 콜렉터(84) 저항은 도 7의 하나 이상의 레그(leg)의 합임을 주목하자. 마지막으로, 당업자라면 모든 도면을 포함하는 완전한 본 특허 명세서의 비교후에, 도 7 및 도 8에 의해 설명되는 더 상세한 세부사항을 이해할 수 있기 때문에, 도 7 및 도 8의 좀 더 상세한 설명은 본 원에서 필요하지 않음을 주목하자.

동작

도 3 및 도 4를 다시 참조하면, 종래 기술을 도시하고 있으므로 이들 도면의 동작은 설명될 필요가 없다. 도 5를 다시 보면, 인덕터(64) 및 캐패시터(66)에 관련된 LC 시정수가 전자기 전송의 주파수에 동조되도록 선택된다는 가정과 함께 시작한다. 본 원에서, 상기 주파수는 125KHz 부근이지만; 다른 주파수가 다른 LC 시정수와 함께 사용될 수 있다. 그러나, “안테나”는 LC 쌍, 하나 또는 그 이상의 인덕터, 하나 또는 그 이상의 캐패시터, 변압기 등을 이용하여 수행될 수 있음을 다시 한번 주목하자. LC 쌍(즉, 64 및 66)은 출력 노드(116)의 회로 하부에 전력 및/또는 데이터를 입력하는 “안테나”로서 작용한다. FWBR 입력 구조물(60)(또는 도 6의 118)은 다운스트림 로드(미도시)에 의한 사용을 위한 정류된 신호를 단순히 제공한다. LC 쌍(즉, 64 및 66)으로의 전자기 신호 입력은 입력 노드(68, 70)들에 교번적인 상보 전류를 발생시킨다. 즉, 노드(68)에서의 전위가 포지티브일 때, 노드(70)에서는 네가티브이며, 반대의 경우 또한 마찬가지이다.

FWBR 입력 구조의 흐름 경로를 이해하기 위하여, 노드(68)가 포지티브이고 노드(70)가 네가티브인 경우를 예를 들어 보자. 본 원에서, 트랜지스터(112)의 게이트는 로우이며, 따라서 이는 노드(67)로부터, 트랜지스터(112), 출력 노드(116)를 통하여 다운스트림 노드로 전류를 유도한다. 복귀 흐름 경로를 완성하기 위하여, 전류는 접지로부터, 저항(98), 기생 BJT(88)의 베이스-에미터 접합을 통하여 노드(70)로 흐른다. 복귀 흐름 경로는 또한 접지된 콜렉터(92)로부터 에미터(90) 및 노드(70)로의 전류 흐름을 포함한다. 입력 노드(68, 70)들의 극성이 바뀔 때, 공급 흐름 경로가 유사해질 것이다. 즉, 트랜지스터(114)의 게이트가 로우로 되며, 이에 따라 노드(70)로부터 저항(74), 트랜지스터(114), 출력 노드(116)를 통하여 다운스트림 로드로 전류를 유도한다. 복귀 흐름 경로를 완성하기 위하여, 전류는 접지로부터 저항(86), 기생 BJT(76)의 베이스-에미터 접합을 통하여 노드(68)까지 흐른다. 여기서 복귀 흐름 경로는 또한 접지된 콜렉터(80)로부터 에미터(78) 및 노드(68)까지의 전류 흐름을 포함한다.

과거에, 기생 BJTs(예를 들어 도 2의 48 및 50)의 베이스-에미터 접합을 통한 전류 흐름은 VDD에 접속된 콜렉터에 의한 다운스트림 전력 공급기(미도시, 하지만 VDD 공급)에서의 전류 유도를 야기하였다. 여기에서의 기생 BJTs(76, 88)는 그들의 이득을 최소화하도록 변경되었으며, 이로써 다운스트림 전력 공급기로부터 유도된 전류량을 최소화하는데, 다운스트림 전력 공급기는 배터리, 캐패시터, 또는 다른 어떠한 전력 저장 장치이다. 이득을 최소화하기 위하여 기생 BJTs(76, 88)에 다수의 특징들을 부가한다. 예로서, 이들 특징들은 기생 BJT(76)에 대하여 설명될 것이지만; 유사한 변화는 또한 기생 BJT(88)에 대해서도 포함됨을 주목하자. 먼저, 당업자에게 널리 공지된 제조 방법에 있어서, 에미터(78) 영역은 의도적으로 콜렉터(82) 영역보다 작게 만들어진다. 에미터의 영역이 콜렉터(82)의 영역 보다 크지 않아야 한다는 것 이외에는 에미터(78)가 얼마나 작아야 하는지 또는 콜렉터(82)에 비해 얼마나 작아야 하는 지에 대한 매직 넘버(magic number)는 없다. 이상적으로는, 에미터(78) 영역은 에미터의 복귀 흐름 경로를 통해 유도될 기대 전류를 지지하는 데에 필요한 영역보다 크지 않아야 한다. 바람직한 실시예에서, 복귀 흐름 경로는 전형적으로 10 내지 50ma의 범위내에 있지만; 이 범위는 한정적인 것으로 고려되지는 않는다. 오히려, 일반적으로, 에미터의 영역은 기대되는 복귀 흐름 경로 전류를 지지하는 데에 필요한 것 보다 크지 않아야 하며, 어떠한 경우에는, 콜렉터(82)의 영역보다 작다.

두 번째 특성은 접지에 접속되는 두 번째로 큰 영역인 콜렉터(80)의 추가이다. 콜렉터(80) 영역은 에미터(78) 영역보다 확실히 크며, 최적의 동작을 위해서는 콜렉터(80)의 영역이 클수록 더 좋지만; 설계 공간의 제한은 콜렉터(80) 영역을 알맞게 큰 크기로 한정할 수도 있다. 기생 BJT(76)에서 실행되는 세 번째 특성은 그의 베이스(85)와 접지사이에 저항(86)을 추가하는 것으로 이루어진다. 기생 BJT(76)에 부가된 네 번째 특성은 VDD와 콜렉터(82) 사이의 저항(84)을 증가하는 것이다. 이 네 번째 특성은 (도 4의 52와 같이 단일의 분할된 저항 대신에) 각 BJT의 두 번째 콜렉터(82, 94)에 대하여 개별적인 저항(84, 96)을 포함하는 것으로 표현됨을 주목하자. 이들 4개의 특성들은 단일로 부가되건, 또는 결합하여 부가되건 간에, 다운스트림 전력 공급기위에서의 이들 장치들에 의한 유도를 줄이는 방법으로 기생 BJTs(76, 88)의 이득을 최소화하도록 작용한다. 이러한 새로운 실행의 성공을 예증하기 위하여, 하기의 데이터를 고려하자. 34와 같은 종래의 FWBR 입력 구조(도 4 참조)에서, 기생 BJT(48, 50)의 베이스-에미터 복귀 흐름 경로를 통한 1 ma 출력의 설계는 다운스트림 배터리로부터 대략 0.5 ma를 유도하였다. 60과 같은 새로운 FWBR 입력 구조를 가지고, 1 ma 출력의 유사한 설계를 하게 되면, 배터리로부터 단지 100 ma를 유도하게 된다.

기생 BJTs(76, 88)는 또한 이들을 정전방전(Electro-Static Discharge, 이하 “ESD”라 명명함) 상태 동안 (당업자에게 널리 공지된 용어인) “폴드백 장치 (fold-back devices)”로서 작용하게 됨으로써 구조적으로 이용된다. ESD 상태는 매우 높고 순간적인 전압 펄스가 입력 노드(68, 70)에 인가될 때에 발생한다. 이러한 상태는 FWBR 입력 구조물(60)의 무의식적인 접촉으로부터 발생할 수도 있는데, 이는 입력 노드(68, 70)들에 고전압 펄스를 결과적으로 발생시킬 수 있는 스파크를 일으키며, 이러한 펄스는 예를 들어 4-5㎸를 얻을 수 있다. 이러한 고전압에서, 기생 BJT(76,88)는 낮은 저항으로 변화되는 폴드-백(fold-back) 또는 스냅-백(snap-back) 모드 동작을 한다. 예로서, ESD 상태가 입력 노드(68)에 고전압 스파이크를 일으킨다고 가정하자. 여기서, 제너 다이오드(100 내지 104)는 약 15V에서 다운스트림 전압을 클램프시킬 것이며, 이로써 다운스트림 회로를 보호한다. 만일 전압 스파이크가 이 값을 넘는 다면, 기생 BJT(76)는 폴드-백 모드가 될 것이다. 기생 BJT(76)와 같은 BJT의 표준 동작에 대하여, V_CE가 트랜지스터에 대한 어떠한 스냅-백 값을 초과하려고 할 때, V_CE곡선은 상당히 줄어든다. 이것이 의미하는 것은 예로서 보여질 수 있다. ESD 상태가, 방산되는 4A를 생성한다고 가정하자. 기생 BJT(76)의 폴드-백 동작이 없다면, 4A는 제너 다이오드 그룹(100 내지 104)에 의해 방산될 것이며, 이로써 60W(즉, 4A×15V=60W)를 방산하게 된다. 그러나, 기생 BJT(76)에 대한 V_CE가 스냅-백 레벨을 초과하려고 할때, 기생 BJT(76)에 대한 V_CE는 예를 들어 5V와 같이 비교적 낮은 레벨로 떨어질 것이다. 따라서, 단지 20W(즉, 4A×5V=20W) 만이 방산될 것이다. 이는 단지 표준 BJT 동작이며, 기생 BJT(76 또는 88)는 모두 ESD 상태에 반응하여 스냅-백 또는 폴드-백 모드에서 동작할 수 있다.

ESD 상태 동안, 높은 펄스가 LC 쌍(즉, 64 및 66)에 인가될 때, 기생 BJTs(76, 88) 중의 한 개의 에미터(78 또는 90)는 콜렉터로서 작용할 것이며, 접지된 콜렉터(80 또는 92)는 에미터로서 작용할 것이다. 작용하는 기생 BJT(76 또는 88)의 베이스(85 또는 97)는 플로트되며, 작용하는 콜렉터와 작용하는 에미터간의 전압 차이가 충분히 높아지자 마자, 기생 BJT(76 또는 88)는 낮은 저항 모드로 폴드 백되어, ESD 펄스로부터 원치않는 모든 에너지를 흡수할 것이다. 또한, 어떠한 기생 BJT(76 또는 88)는 표준 BJT 동작에 대하여 폴드-백 모드에서 동작할 수 있다.

제너 다이오드 그룹(100 내지 104 및 106 내지 110)은, 저항(72, 74)의 다운스트림 전압이 각각 미리정한 레벨을 넘지 않으며, 이로써 저항(72, 74) 다운스트림의 회로를 보호함을 보장한다. 바람직한 실시예에서, 제너 다이오드 그룹(100 내지 104 및 106 내지 110)은 다운스트림 전압을 약 15V로 한정한다; 하지만, 당업자는 대략 3개의 제너 다이오드 그룹, 또는 다른 등급(즉, 각각 약 5V가 아닌)을 갖는 제너 다이오드가 다른 다운스트림 전압 한계를 이루는 데에 이용될 수 있음을 알 수 있을 것이다. 두 그룹의 제너 다이오드(100 내지 104 및 106 내지 110)의 부가는 또한 FWBR 입력 구조(60)의 강건함(robustness)을 향상시킨다. 이들은 입력 전압이 특정 레벨에서 클램프되지만, ESD 펄스가 경험될 때, 저항(72 또는 74) 옆의 BJT에서의 전압 레벨은 기생 BJT(76 또는 88)이 ESD 펄스에 관련된 에너지를 흡수하기 위하여 낮은 저항의 폴드-백 모드가 되게 할 정도로 충분히 높이 올라간다.

도 6를 참조하면, 새로운 FWBR 입력 구조의 다른 실시예의 단순화된 전기 구성도를 도시하며, 이는 일반적으로 참조 번호 118로 나타낸다. 이는, 몇 개의 부가적인 회로를 포함하며 120으로 라벨이 붙여진 점선 박스를 제외하고는, 도 5의 FWBR 입력 구조(60)와 본질적으로 같다. 특히, MOS 트랜지스터(122, 130)가 부가된다. 이들 두꺼운 필드 산화막 NOMS 트랜지스터(122, 130)는 접지된 콜렉터와 에미터 또는 그들의 각 기생 BJTs(76, 88)의 사이에 접속된다. 이러한 부가는 부가적인 전도 경로가, 각 BJT(76 또는 88)의 베이스에 걸친 두꺼운 산화막의 임계 전압이 초과될 때, 고전압 상태(예를 들어, ESD 상태) 동안 형성될 수도 있음을 의미한다. BJT(76 또는 88) 중의 하나의 베이스에 걸친 두꺼운 산화막의 임계 전압이 초과될 때, 각각의 두꺼운 필드 산화막 NMOS 트랜지스터(122 또는 130)는 ESD 상태 동안 돕기 위한 단락 회로를 형성한다. 예를 들어, 만일 ESD 상태 동안 입력 노드(68)에 양의 전위가 인가된다면, 트랜지스터(122)의 게이트(124)는 드레인(126)및 소스(128)가 함께 결합되도록 하면서 순방향으로 바이어스될 것이다. 이는 기생 BJT(76)의 콜렉터(80) 및 에미터(78)가 동일한 전위가 되게 하며, 이는 낮은 저항 경로를 형성하며, ESD 펄스는 또한 접지로 방산되는 데에 도움을 받을 것이다. 다른 두꺼운 필드 산화막 NMOS 트랜지스터(130)은 동일하게 동작한다는 것을 주목하자.

본 발명이 특히 바람직한 실시예에 대해 도시되고 설명되기는 하였지만, 이 분야의 당업자에게 있어 형태 및 세부사항에 있어서 상술한 그리고 다른 변형이 본 발명의 원리 및 범위를 벗어나지 않으면서 이루어질 수 있음은 자명하다.

Claims

자기장 전력 센서회로를 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 1항에 있어서, 자기장 전력 센서회로에 결합된 프로그램가능한 자기장 검출회로를 더 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 2항에 있어서, 그 프로그램가능한 자기장 검출회로에 결합된 방전 촉진기(expediter) 회로를 더 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 3항에 있어서, 자기장 변환기 회로와;

그 자기장 변환기 회로에 결합된 정류기 회로와;

그 자기장 전력 센서회로에 결합된 전압 클램핑 회로와;

그 전압 클램핑 회로에 결합된 충전회로를 더 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 1항에 있어서, 자기장 전력 센서회로는,

입력전류와;

그 입력전류에 결합된 입력전류 분할기 회로와;

그 입력전류 분힐기 회로에 결합된 입력전류 승산기 회로와;

그 입력전류 승산기 회로에 결합된 기준 전류와;

그 입력전류 승산기 회로에 결합된 비교기를 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 5항에 있어서, 입력 전류원이 전압 클램핑 회로의 출력인 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 5항에 있어서, 입력전류 분할기 회로는 적어도 하나의 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 7항에 있어서, 적어도 하나의 NMOS 트랜지스터 각각의 게이트 및 드레인 컨넥터가 입력전류에 결합되고;

적어도 하나의 NMOS 트랜지스터 각각의 소스 컨넥터가 접지 기준에 결합되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 5항에 있어서, 입력전류 승산기 회로는 제 2의 적어도 하나의 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 9항에 있어서, 제 2의 적어도 하나의 NMOS 트랜지스터 각각의 게이트 컨넥터가 입력전류 분할기 회로 및 입력전류에 결합되고;

제 2의 적어도 하나의 NMOS 트랜지스터 각각의 드레인 컨넥터가 기준 전류에 결합되고;

제 2의 적어도 하나의 NMOS 트랜지스터 각각의 소스 컨넥터가 접지 기준에 결합되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 5항에 있어서, 비교기의 하나의 입력이 기준 전류에 의해 유도된 전압에 결합되고 비교기의 제 2입력이 바이어스 전압원에 결합되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 2항에 있어서, 프로그램가능한 자기장 검출회로는,

복수의 비교기와;

다중화기를 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 12항에 있어서, 복수의 비교기 각각의 하나의 입력은 인덕터-캐패시터 자기장 변환기 회로의 출력에 결합되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 13항에 있어서, 복수의 비교기의 각 출력이 다중화기의 입력에 결합되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 13항에 있어서, 복수의 비교기중 적어도 하나의 제 2입력이 기준 전류에 의해 유도된 전압에 결합되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 13항에 있어서, 복수의 비교기중 적어도 하나의 제 2입력이 바이어스 전압원에 결합되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 12항에 있어서, 자기장 센서 회로의 비교기 출력이 다중화기의 입력선택에 결합되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 3항에 있어서, 방전 축진기 회로가,

디코더와;

적어도 하나의 방전 경로로 구비되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 18항에 있어서, 적어도 하나의 방전 경로가,

트랜지스터와;

그 트랜지스터에 결합된 저항으로 구비되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 18항에 있어서, 촉진기 회로는 자기장에 의해 유도된 초과 전기 에너지를 방전하는 적어도 하나의 방전 경로를 제공하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 19항에 있어서, 저항의 임피던스값이 적어도 하나의 방전 경로의 효율을 특정한 자기장 강도로 최적화하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 19항에 있어서, 디코더는 프로그램가능한 신호를 적어도 하나의 방전 경로를 동작시키는 트랜지스터에 제공하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 4항에 있어서, 방전 회로는,

트랜지스터 스위치와;

그 트랜지스터 스위치의 게이트 컨넥터에 결합된 트랜지스터 바이어싱 저항과;

트랜지스터 스위치의 소스 컨넥터에 병렬 결합된 다이오드 및 저항과;

그 다이오드 및 저항에 결합된 배터리와;

그 다이오드 및 저항에 결합된 에너지 저장장치를 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 4항에 있어서, 전압 클램핑 회로는,

제너 다이오드와;

그 제너 다이오드에 병렬 결합된 캐피시터를 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 4항에 있어서, 디지털 데이터를 자기장을 통해 통신하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 5항에 있어서,

그 기준 전류와;

전류 미러율과;

제너 다이오드 항복전압인 파라미터중 적어도 하나를 변화시킴으로써 들어오는 자기장의 에너지 레벨을 결정하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 5항에 있어서, 상기 기준 전류가 아날로그 수단에 의해 변화되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 5항에 있어서, 상기 기준 전류가 불연속 수단에 의해 변화되는 것을 특징으로 하는 다중-주파수 전압 조절회로.
다중-주파수 전압 조절회로에 있어서,

자기장 전력 센서회로와;

그 자기장 전력 센서회로에 결합되는 프로그램가능한 자기장 검출회로와;

그 프로그램가능한 자기장 검출회로에 결합된 방전 촉진기 회로를 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.
제 29항에 있어서,

자기장 변환기 회로와;

그 자기장 변환기 회로에 결합된 정류기 회로와;

그 자기장 전력 센서회로에 결합된 전압 클램핑 회로와;

그 전압 클램핑 회로에 결합된 충전회로를 더 구비하는 것을 특징으로 하는 다중-주파수 전압 조절회로.