KR20000071781A

KR20000071781A - 네트워크 동기 시스템 및 네트워크 동기 방법

Info

Publication number: KR20000071781A
Application number: KR1020000021409A
Authority: KR
Inventors: 도몬와따루
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1999-04-22
Filing date: 2000-04-22
Publication date: 2000-11-25
Also published as: DE60013950D1; EP1047213B1; JP2000307557A; US6975654B1; CA2305226A1; EP1047213A2; JP3353824B2; DE60013950T2; EP1047213A3

Abstract

본 발명은 다수의 IEEE 1394 직렬 버스들이 브리지에 의해 서로 접속되는 IEEE 1394 네트워크에, 버스들중 하나에 접속되어도 기존의 1394 장치가 동작하고 버스의 밴드 자원이 소모되는 버스들 간의 동기 방법을 제공한다. 전체 네트워크의 기준 클럭 소스로서 기능하는 네트워크 사이클 마스터로서 임의의 한 개의 포탈이 선택된다. 네트워크 사이클 마스터에 접속되지 않은 각 버스에서, 네트워크 사이클 마스터내의 최소의 노드 홉수를 갖는 포탈이 로컬 사이클 마스터로 선택된다. 선택되지 않은 다른 포탈들은 모두 종속 포탈로 설정된다. 네트워크 사이클 마스터와 종속 포탈들은 동기 신호를 동일 브리지내의 다른 포탈로 송신한다. 각 로컬 사이클 마스터는 동일 브리지내의 네트워크 사이클 마스터 또는 종속 포탈로부터 송신된 동기 신호를 수신하고, 그 사이클 주파수를 동기 신호를 송신한 포탈의 사이클 주파수와 동기화시키는 제어를 수행한다. 네트워크 사이클 마스터와 로컬 사이클 마스터 각각은 접속되어 있는 버스에서 사이클 마스터로 동작한다.

Description

네트워크 동기 시스템 및 네트워크 동기 방법{NETWORK SYNCHRONIZATION SYSTEM AND NETWORK SYNCHRONIZATION METHOD}

본 발명은 IEEE 1394 표준의 버스를 이용한 통신 네트워크의 동기화를 확립하기 위한 네트워크 동기 시스템 및 네트워크 동기 방법에 관한 것이다.

고성능 직렬 버스 IEEE 1394 표준(이후 1394라고 함)은 패킷의 송신 밴드를 보증하는 등시(isochronous) 송신 모드를 규정한다. 등시 송신 모드는 공칭 8㎑의 사이클 주파수를 갖는 사이클의 개념과 패킷이 각 사이클마다 미리 송신될 수 있는 시간을 미리 획득하는 절차를 도입하므로써 실현된다.

사이클을 관리하기 위하여 IEEE 1394 표준에서 규정되는 구체적인 방법은 도 1을 기준하여 설명할 것이다. 도 1을 기준하면, 사이클의 시작은 버스안에 있는 사이클 시작 패킷 브로드캐스트를 검출하므로써 인식된다. 사이클 시작 패킷은 버스에 대해 설정된 사이클 마스터라고 하는 한개의 노드로부터 송신된다. 사이클 마스터는 시간을 저장하기 위한 CYCLE_TIME 레지스터를 포함하고, CYCLE_TIME 레지스터를 이용하여 고정된 사이클 시작 패킷의 송신을 위한 기간을 유지한다.

IEEE 1394 표준에 규정된 CYCLE_TIME 레지스터의 포맷이 도 2에 도시된다. 도 2를 기준하면, 32비트 레지스터인 CYCLE_TIME 레지스터이고, 여기서 상위 7비트는 제2_카운트 필드로 불리우고, 다음 13비트는 사이클_카운트 필드로 불리우며, 하위 12비트는 사이클_오프셋 필드라 불리운다. 사이클_오프셋 필드는 공칭 24.576㎒의 주파수의 클럭으로 증가하는 카운터를 형성하고, 카운터가 3,071(10진수)이 된 후에 그것의 카운트 값을 0으로 복귀시킨다. 다시 말해서, 사이클_오프셋 필드는 사이클의 주기로서 매 125㎲ 경과 후에 카운트 값이 0으로 복귀하는 카운터이다. 다음의 사이클_카운트 필드는 사이클_오프셋이 0으로 복귀하는 타이밍에서 1만큼 증가하는 카운터를 형성하고 사이클의 수를 카운트한다. 사이클_카운트 필드는 카운트 값이 10진수로 7,999가 된 후에 0으로 복귀한다. 다시 말해서, 사이클_카운트는 카운트 값을 매초후에 0으로 복귀시키는 카운터이다. 최상위에 있는 제2_카운트 필드는 사이클_카운트가 0으로 복귀하는 타이밍에서 1만큼 증가하고, 초마다 카운트하는 카운터이다. 제2_카운트 필드는 카운트 값이 10진수로 127이 된 후에 0으로 복귀한다.

사이클 마스터는 CYCLE_TIME 레지스터의 사이클_카운트 필드가 증가되는 타이밍에서 사이클 시작 패킷 송신을 시도한다. 현재 버스상에 송신되는 패킷이 없다면, 사이클 마스터는 즉시 사이클 시작 패킷을 송신하지만, 현재 버스상에 송신되는 패킷이 있다면, 사이클 마스터는 패킷의 송신이 완료된 후에 사이클 시작 패킷을 송신한다. 그러한 제어는 사이클의 기간을 실질적으로 고정되게 유지하기 위하여 수행된다. 사이클 시작 패킷에는, 사이클 시작 패킷이 버스로 송신될 때의 CYCLE_TIME 레지스터의 값이 위치된다. 사이클 마스터 이외의 임의의 다른 노드는 사이클 시작 패킷을 수신하고, 사이클 시작 패킷에 위치한 값을 갖는 노드의 CYCLE_TIME 레지스터의 값을 덮어쓴다. 결과적으로, 버스에 접속된 모든 노드의 CYCLE_TIME 레지스터의 값은 사이클 마스터의 CYCLE_TIME 레지스터의 값과 동기화된다.

사이클 시작 패킷이 송신된 후에, 밴드를 미리 획득한 노드들은 미리 등시 패킷의 송신을 시작한다. 패킷의 송신동안, 버스의 조정이 데이터 송신이 수행되는 등시 갭이라 불리우는 간격이 검출된 후에 수행되고, 패킷의 송신은 패킷 송신률을 얻은 노드로 시작하여 순서대로 수행된다. 밴드가 획득된 모든 등시 패킷의 송신이 완료된 후에, 비동기 패킷으로 불리우는 최고의 노력형의 패킷에 대한 송신 기간은 다음 사이클의 시작을 표시하는 사이클 시작 패킷이 검출될 때까지 서브 액션 갭이라 불리우는 장시간 갭이 검출된후의 얼마동안 위치된다.

버스에 대한 초기화 절차에 있어서, 가장 높은 값의 물리적인 ID가 할당되어 있는 노드는 사이클 마스터로 선택된다는 것에 유의해야 한다.

그런데, 복수의 1394 버스가 서로 다른 버스들 사이에서 패킷 송신을 수행하기 위하여 서로 접속되어 있는 IEEE 1394 브리지(이후 브리지라고 함)가 연구되고 있다. 브리지를 사용하여, IEEE 1394 표준을 도입한 네트워크의 스케일과 효율성에 있어서 증가가 이루어 질수 있다. 표준화 작업은 IEEE P1394.1 위원회에 의해 수행되고 있다.

브리지의 기본적인 구성은 도 3에 도시되어 있다. 도 3을 기준하면, 브리지는 기본적으로 포탈과 스위칭 패브릭(fabric)으로 구성된다. 포탈은 브리지가 IEEE 1394 버스의 연결된 부분이며, 또한 포탈 자체가 노드로서의 기능도 한다. 반면에, 스위칭 패브릭은 브리지에 있는 포탈들 사이에서의 패킷 송신을 수행하기 위한 패킷 스위치이다. 도 3에서, 두 개의 포탈(포탈(20) 및 다른 포탈(21)) 및 이들 포탈들을 서로 접속시키기 위한 스위칭 구조물(30)이 내장되어 있는 브리지(10)가 도시되어 있다. 그러나, 하나의 브리지위에 내장된 포탈의 수는 3개 또는 그 이상일 것이다. 포탈(20) 및 포탈(21)은 각각 1394 버스(40) 및 다른 1394 버스(41)에 접속되어, 버스 사이에서 패킷 송신이 수행될 수 있게 된다.

서로 다른 버스사이에서 등시 패킷 송신이 브리지를 사용하여 수행되는 경우에, 패킷 송신 경로위의 모든 버스들의 사이클의 주기를 서로 일치하게 만들기 위하여 버스를 서로 동기화시키는 것이 필요하다. IEEE P1394.1 위원회는 버스간의 동기화를 확립하는 방법으로서, go-slow 명령과 go-fast 명령을 이용하는 방법을 연구한다. 방법의 상세가 아직 결정되지 않았지만, 방법의 개념은 다음과 같다.

기존의 1394 기준과 유사하게, 네트워크가 브리지를 사용하는 복수의 버스로부터 형성되는 경우에도, 사이클 마스터는 각 버스용으로 결정되고, 한개의 버스에 있는 노드들 사이에서의 동기화를 관리한다. 반면, 기존의 IEEE 1394 표준에 따르면, 사이클 마스터의 CYCLE_TIME 레지스터는 자유롭게 동작하고, IEEE P1394.1 위원회에 따르면, 동기화는 네트워크상에서 모든 노드들의 동기화를 확립하기 위한 사이클 마스터 사이에서 확립된다. go-slow 명령과 go-fast 명령은 사이클 마스터 사이에서 그러한 동기화의 확립을 위하여 이용된다.

전체 네트워크의 시간에 대한 기준을 제공하는 노드 즉, 네트워크 사이클 마스터가 우선 선택된다. 네트워크 사이클 마스터의 기준 시간 정보는 어떤 방법에의해 네트워크 상의 모든 버스에 분배된다. 각 버스의 포탈은 네트워크 사이클 마스터의 시간 정보와 포탈이 접속되어 있는 버스의 사이클 마스터의 시간 정보, 즉, 로컬 사이클 마스터의 시간 정보를 비교한다. 만약 비교 결과가 로컬 사이클 마스터의 시간이 지연되는 것을 드러내면, 포탈은 로컬 사이클 마스터로 go-slow 명령을 송신하겠지만, 만약 로컬 사이클 마스터의 시간이 앞서는 것이 판별된다면, 포탈은 로컬 사이클 마스터로 go-fast 명령을 송신할 것이다. 포탈로부터 송신된 명령을 수신하는 로컬 사이클 마스터는 명령에 따라 CYCLE_TIME 레지스터의 값을 제어한다. 특히, 만약 go-fast 명령이 수신된다면, 로컬 사이클 마스터는 CYCLE_TIME 레지스터의 사이클_오프셋 필드의 값을 1만큼 증가시키지만, 만약 go-slow 명령이 수신된다면, 로컬 사이클 마스터는 사이클-오프셋의 값을 1만큼 감소시킬 것이다. 상술된 방법에 의하여, 다른 버스들의 사이클의 주기는 동일하게 유지될 수 있다.

임의의 명령이 각 사이클(각 125㎲후)동안 어떠한 지연도 없이 송신되어야 하기 때문에, 명령 송신은 등시 모드를 이용하여 수행된다는 것에 유의해야 한다.

위에 설명된 종래의 네트워크 동기화 방법에 있어서, 만약 종래 방법을 채택하지 않는 기존의 1394 장치가 버스에 접속되고 사이클 마스터로 선택된다면, 동기화는 버스들 사이에서 이루어질 수가 없다. 따라서, 종래의 네트워크 동기화 방법은 기존의 1394 장치가 브리지를 이용하여 구성된 IEEE 1394 네트워크에 접속될 수 없다는 점에서 불리하다. 종래의 네트워크 동기화 방법은 또한 등시 송신의 자원이 동기화의 확립을 위해 소모될 수 있다는 점에서 불리하다.

본 발명의 목적은 기존의 IEEE 1394 장치가 네트워크에 접속되는 경우에도 버스에 동기화의 확립을 위한 제어 신호를 보내지 않고 동기화가 네트워크에서 확립될 수 있는 네트워크 동기 시스템 및 네트워크 동기 방법을 제공하는 것이다.

위에 설명된 목적을 달성하기 위하여, 본 발명의 한 면에 따르면, 다수의 버스가, 각각이 IEEE 1394 표준 노드의 기능을 갖고 각각에 IEEE 1394 표준에 따르는 단일 버스에 접속되는 다수의 포탈을 갖는 브리지에 의하여 트리형 구성으로 접속된 네트워크용 네크워크 동기 시스템에 있어서, 전체 네트워크용 기준 클럭 소스와 IEEE 1394 표준에서 규정한 사이클 마스터로서 기능 하는 네트워크 클럭 기준 노드, - 네트워크내에 포함되어 있는 포탈중들 하나는 네트워크 클럭 기준 노드로 설정됨 - 네트워크 클럭 기준 노드가 접속된 버스 이외의 다른 버스들 각각에 제공되고 로컬 클럭 기준 노드가 접속되지 않는 버스에 대해 IEEE 1394 표준에서 규정된 사이클 마스터의 역할을 하는 로컬 클럭 기준 노드를 포함하고, 네트워크 클럭 기준노드까지 최소수의 노드 홉을 갖는 다른 버스들 각각에 접속된 포탈들중의 하나는 로컬 클럭 기준 노드로서 설정되고, 포탈들중의 하나는 로컬 클럭 기준 노드는 그 사이클 주파수를 네트워크 클럭 기준 노드의 사이클 주파수와 동기화시키기 위한 수단을 포함하는 네트워크 동기 시스템이 제공된다.

본 발명의 다른 면에 따르면, 다수의 버스가, 각각이 IEEE 1394 표준 노드의 기능을 갖고 각각에 IEEE 1394 표준에 따르는 단일 버스에 접속되는 다수의 포탈을 갖는 브리지에 의하여 트리형 구성으로 접속된 네트워크용 네크워크 동기 방법에서, 전체 네트워크용 기준 클럭 소스와 IEEE 1394 표준에 규정되어 있는 사이클 마스터로서 기능 하는 네트워크 클럭 기준 노드를 결정하는 제1 단계, 사이클 주파수를 네트워크 클럭 기준 노드의 사이클 주파수로 동기화시키는 사이클 마스터로서 기능 하는 로컬 클럭 기준 노드를 결정하는 제2 단계, 네트워크 클럭 기준 노드와 로컬 클럭 기준 노드 또는 노드들 각각에 의해 수행되고 네트워크 클럭 기준 노드 또는 로컬 클럭 기준 노드가 접속되는 버스에 접속된 네트워크 클럭 기준 노드 또는 로컬 클럭 기준 노드 이외의 다른 포털들 모두를 비기준 노드로 설정하는 제3 단계, 및 네트워크 클럭 기준 노드와 비기준 노드들 각각에 의해 수행되고 네트워크 클럭 기준 노드 또는 비기준 노드가 접속된 브리지의 다른 포털들 모두를 로컬 클럭 기준 노드를 설정하는 제4 단계를 포함하는 네트워크 동기 방법이 공급된다.

제1 단계는 네트워크의 관리자에 의하여 수동으로 수행될 것이다.

네트워크 동기 방법은 네트워크 기준 노드와 비기준 노드들 각각은 동기 신호를 네트워크 클럭 기준 노드 또는 비기준 노드가 접속되어 있는 브리지의 다른 로컬 기준 노드들 모두에 송신하고, 각각의 로컬 클럭 기준 노드는 수신된 동기 신호를 사용하여 로컬 클럭 기준 노드 자체의 사이클 주파수를 네트워크 클럭 기준 노드의 사이클 주파수와 동기화시키도록 구성될 것이다.

동기 신호는 동기 신호가 송신되는 노드의 CYCLE_TIME 레지스터의 32비트 폭 또는 CYCLE_TIME 레지스터의 최하위 25비트의 25비트 폭 또는 최하위 12비트의 12비트 폭 신호일 것이다.

네트워크 동기 방법은 동기 신호는 동기 신호가 송신되는 노드의 CYCLE_TIME 레지스터의 32비트 폭 또는 CYCLE_TIME 레지스터의 최하위 25비트의 25비트 폭 또는 최하위 12비트의 12비트 폭 신호이고, 동기 신호는 동기 신호가 송신되는 노드의 CYCLE_TIME 레지스터의 32비트 폭 또는 CYCLE_TIME 레지스터의 최하위 25 비트의 25비트 폭 또는 최하위 12비트의 12비트폭의 신호이고, 로컬 클럭 기준 노드는 동기 신호의 것과 동일한 비트 폭을 갖는 로컬 클럭 기준 노드의 CYCLE_TIME 레지스터의 부분과 동기 신호의 값사이의 차이가 고정되도록 로컬 클럭 기준 노드의 CYCLE_TIME 레지스터의 사이클_오프셋 필드를 고정된 수로 증가시키거나 또는 감소시키는 제어를 주기적으로 수행하도록 구성될 수 있다.

이 예에서, 제어가 수행되는 기간은 로컬 클럭 기준 노드에 포함된 24.576㎒의 클럭 소스의 3,072 클럭의 시간과 동일할 것이다.

동기 신호는 동기 신호가 송신되는 노드의 CYCLE_TIME 레지스터의 사이클_오프셋 필드의 값이 소정값과 동일해지고 타이밍에서 발생되는 펄스 신호일 것이다.

이 예에서, 소정의 값은 1000 이상 3,070 이하고 정수값중의 하나일 것이다.

네트워크 동기 방법은 로컬 클럭 기준 노드는 24.576㎒의 클럭 소스로 카운트 업하고, 카운트 값이 3,071과 같지만 펄스 신호가 수신될 때 소정의 값으로 설정될 때 그 카운트 값을 0으로 복귀하는 카운터를 포함하고 카운터의 카운트 값과 CYCLE_TIME 레지스터의 사이클_오프셋 필드의 값사이의 차가 동일해지도록, 로컬 클럭 기준 노드의 CYCLE_TIME 레지스터의 사이클_오프셋 필드를 고정된 수로 증가시키거나 또는 감소시키는 제어를 주기적으로 수행하도록 구성될 수 있다.

로컬 기준 노드는 펄스 신호가 수신될 때의 사이의 오프셋 필드의 값이 소정의 값과 동일해지도록, CYCLE_TIME 레지스터의 사이클_오프셋 레지스터를 고정된 수로 증가시키거나 또는 감소시키는 제어를 펄스 신호가 수신될 때마다 수행할 수 있다.

네트워크 동기 시스템과 동기 방법으로, 서로 동기화되는 모든 버스에서 네트워크가 또한 기존의 IEEE 1394 장치가 접속되는 환경에서 구성될 수 있다. 또한, 임의의 버스로 동기화용 제어 신호를 송신할 필요가 없기 때문에, 네트워크의 밴드폭은 효과적으로 사용될 수 있다.

본 발명의 상기 및 다른 목적, 특징 및 이점은 동일한 부분 또는 소자들은 동일한 참조 부호에 의해 표시되어 있는 첨부된 도면에 관련하여 이루어진 다음의 설명과 첨부된 특허 청구 범위로부터 명백해질 것이다.

도 1은 IEEE 1394 표준에서 규정한 사이클동안의 관리 방법을 도시한 도식도.

도 2는 IEEE 1394 표준에서 규정한 CYCLE_TIME 레지스터의 포맷을 도시한 도식도.

도 3은 IEEE 1394 브리지의 기본적인 구성을 도시한 도식도.

도 4는 본 발명이 적용된 네트워크 동기 시스템을 도시한 도식도.

도 5는 네트워크 동기 시스템에 의해 네트워크 동기화를 위한 포탈에 대한 역할 결정 절차를 도시한 플로우 차트.

도 6은 PHY 구성 패킷의 포맷을 도시한 도식도.

도 7은 도 5에 도시된 포탈에 대한 역할 결정 절차에 대한 변경을 도시한 도식도.

도 8은 네트워크 동기 시스템에 적용될 수 있는 포탈사이의 제1 사이클 동기 제어 시스템의 블럭도.

도 9는 도 8에 도시된 비교 회로에 의해 수행되는 비교 처리의 사양을 도시한 도식도.

도 10은 도 8에 도시된 제1 사이클 동기 제어 시스템에 대한 변경에 사용된 링크층 LSI를 도시한 도식도.

도 11은 도 10에 도시된 비교 연산 회로의 비교 연산 사양을 도시한 도식도.

도 12는 네트워크 동기 시스템에 적용될 수 있는 포탈들 사이의 제2 사이클 동기 제어 시스템을 도시한 도식도.

도 13은 제2 사이클 동기 제어 시스템에 대한 변경에 사용된 링크층 LSI 의 구성을 도시한 도식도.

<도면의 주요 부분에 대한 부호의 설명>

10, 11, 12, 13 : 브리지

20, 21 : 포탈

30 : 스위칭 패브릭

40, 41, 42, 43, 44 : 1394버스

50, 51 : 노드

60, 61 : 링크층 LSI

70, 71 : 물리층 LSI

80, 81 : 수정 발진기

140 : 펄스 발생 회로

도 4는 본 발명에 따르는 네트워크 동기 방법이 적용되는 네트워크를 도시한다. 도 4를 기준하면, 5개의 IEEE 1394 버스(40 내지 44)는 단일 네트워크를 형성하기 위하여 4개의 브리지(10 내지 13)에 의해 트리형 구성으로 접속된다. 도 4에 있어서, 각 사이클은 한개의 브리지를 나타내고, 사이클의 반은 포탈을 나타낸다는 것에 유의해야 한다. 다시 말해서, 브리지(10 내지 13) 각각은 2개의 포탈을 갖는다. 포탈들은 설명의 편의를 위해 A 내지 H라 명명된다.

도시된 네트워크에 있어서, 브리지(10)의 포탈(B)은 네트워크 사이클 마스터로 설정된다. 네트워크 사이클 마스터는 전체 네트워크용 기준 클럭 소스로서의 기능을 하고, 또한 네트워크 사이클 마스터가 접속된 IEEE 1394 버스(40)용 사이클 마스터로서의 기능도 한다. 이 상태에서, 네트워크 사이클 마스터가 접속되지 않은 각각의 버스에 있어서, 네트워크 사이클 마스터에대해 가장 작은 홉수를 갖는 포탈이 로컬 사이클 마스터로 설정된다. 로컬 사이클 마스터는 네트워크 사이클 마스터의 사이클 주파수와 사이클 주파수를 동기화시키는 기능을 가지며, 로컬 사이클 마스터가 접속되어 있는 버스에서 사이클 마스터로서의 기능을 한다. 로컬 사이클 마스터의 정의에 따라, 예를 들어, IEEE 1394 버스(41)에 있어서, 버스에 접속된 3개의 포탈(A, E, 및 G)중에서, 네트워크 사이클 마스터인 포탈(B)로부터 가장 작은 홉수를 갖는 포탈(A)은 로컬 사이클 마스터로 설정된다. 유사하게, 버스(42 내지 44)에 있어서, 포탈(D, F, 및 H)은 로컬 사이클 마스터로 설정된다.

각 로컬 사이클 마스터는 동일 브리지내의 다른 포탈(이후 이웃 포탈이라고 함)의 사이클 주파수와 사이클 주파수를 동기화시킨다. 예를 들어, 포탈(A)은 그것에 대한 이웃 포탈이 네트워크 사이클 마스터인 포탈(B)이기 때문에 이후에 설명되는 방법에 의해서 포탈(B)의 주파수와 그 사이클 주파수를 동기화시킬 수 있다. 그런데, 포탈(D)에 대한 이웃 포탈은 포탈(C)이다. 포탈(C)은 포탈(B)과 동일한 버스(40)에 접속되어 있기 때문에, 포탈(C)의 사이클 주파수는 포탈(B)로부터 송신된 사이클 시작 패킷에 기초하여 포탈(B)와 동기화된다.

따라서, 포탈(D)은 포탈(D) 자체의 사이클 주파수를 이웃 포탈인 포탈(C)의 주파수로 동기화시키므로써 그 사이클 주파수를 포탈(B)의 사이클 주파수와 간접적으로 동기화시킬 수 있다. 또한 포탈(F)과 포탈(H)은 포탈(F 및 H) 자체의 사이클 주파수를 이웃 포탈의 사이클 주파수와 동기화시키므로써 그들의 사이클 주파수를 간접적으로 포탈(B)의 사이클 주파수와 동기화시킬 수 있다.

만약 모든 로컬 사이클 마스터의 사이클 주파수가 네트워크 사이클 마스터, 즉, 포탈(B)의 사이클 주파수와 동기화된다면, 다른 노드들이 사이클 시작 패킷을 이용하여 동기화될 수 있기 때문에, 전체 네트워크의 동기화가 확립된다.

로컬 사이클 마스터가 위에 설명된 방법으로 각각의 버스에 놓여져 있을때, 기존의 IEEE 1394 장치가 버스중 하나에 접속된 경우에도, 모든 버스들은 네트워크 사이클 마스터의 클럭과 동기화될 수 있다. 또한, 동기화를 위한 제어가 브리지 장치내의 모든 포탈들 사이에서 수행되기 때문에, 동기화를 위한 제어 신호를 버스로 송신할 필요가 없다.

도 5는 본 실시예의 네트워크 동기화 방법에 따르는 네트워크 동기화용 포탈에 대한 역할 결정 방법을 도시한 플로우 차트이다. 도 5에 있어서, 네트워크 사이클 마스터는 NCM, 로컬 사이클 마스터는 LCM, 및 사이클 마스터는 CM의 축약된 형식으로 표시된다는 것에 유의해야 한다. 또한, 네트워크 사이클 마스터로서 또는 로컬 사이클 마스터로 설정되지 않는 각 포탈은 종속 포탈로 표시된다.

본 실시예의 네트워크 동기화 방법에있어서, 네트워크 사이클 마스터가 네트워크의 관리자에 의해 수동으로 설정되는 방법이 적용된다. 특히, 각 브리지 장치는 네트워크 사이클 마스터 설정 스위치를 포함하고, 관리자는 스위치를 설정한다. 복수의 브리지 장치가 네트워크를 구성하기 위하여 이용되는 경우에, 브리지 장치중 단지 하나만이 네트워크 사이클 마스터로서 동작하도록 설정되고, 남아있는 모든 브리지 장치는 네트워크 사이클 마스터로 동작하지 않도록 설정된다.

다음에는 도 5의 절차가 설명된다. IEEE 1394 표준에서 규정된 버스(트리 ID 처리 및 셀프 ID 처리)용 초기화 절차가 단계 S1에서 완료된 후에, 단계 S2에서 각 포탈은 포탈 자체가 네트워크 사이클 마스터로 설정되었는지의 여부를 체크한다. 만약 포탈이 네트워크 사이클 마스터(NCM)에서 (단계 S2에서 예)이면, 이후에 설명되는 단계 S3에서 시작하는 NCM 절차를 수행한다. 유사하게, 단계 S7 또는 S10에서 포탈은 포탈이 LCM 또는 종속 포탈로 설정되는지의 여부를 체크하고, 만약 그렇게 설정된다면, 단계 S8에서 시작하는 LCM절차 또는 이후에 설명되는 단계 S11에서의 종속 포탈 절차 LCM 절차를 수행한다. 그들중 어떠한 것으로도 설정되지 않는 어떤 포탈이 있다면, (단계 S2, S7, 및 S10에서 아니오) 그 포탈은 포탈들중의 하나로 설정될 때까지 대기하고(단계 S12 및 S13), 설정이 완료한 후(단계 S13에서 예)에 관련하는 절차를 수행한다.

이제 NCM 절차를 설명할 것이다. NCM으로 설정된 포탈은 먼저 단계 S3에서 포털 자체가 버스에서 사이클 마스터로서 설정되는지의 여부를 체크한다. 이것은 포탈의 STATE_CLEAR 레지스터의 맨위로부터 24번째 비트에 있는 cmstr 비트를 체크하므로써 수행되고, 만약 이 비트가 1이면, 포탈은 사이클 마스터이지만, 만약 비트가 0이면, 포탈은 사이클 마스터가 아니다. 만약 포탈이 사이클 마스터가 아닌것으로 검출된다면(단계 S3에서 아니오), 포탈 자체를 사이클 마스터로 만들기 위하여 이후에 설명되는 절차를 단계S4에서 수행한다. 반대로, 만약 포탈이 사이클 마스터라는 것이 검출된다면(단계 S3에서 예), 그것은 우선 단계 S5에서 포탈의 이웃 포탈을 로컬 사이클 마스터 즉, LCM으로 설정하는 절차와, 그 다음에 단계 S6에서 포탈이 종속 포탈로서 접속된 버스위에 있는 포탈 자체 이외의 모든 다른 포탈을 설정하는 절차를 수행한다.

포탈 자체를 사이클 마스터로 만들기 위하여 위에 언급했던 절차에 대해 지금부터 설명할 것이다. 포탈 자체를 사이클 마스터로 만들기 위하여, IEEE 1394 표준에서 규정된 PHY 구성 패킷이 사용된다. PHY 구성 패킷의 포맷은 도 6에 도시되어 있다. 패킷은 64비트의 길이를 갖고, 후반부의 32비트는 전반부 반의 32비트에 반대인 여분의 비트이다. NCM은 PHY 구성 패킷을 송신하고 PHY 구성 패킷에서 R비트는 1로 설정되고 NCM 자체의 physical_ID는 phy_ID 필드에서 설명된다. T 비트와 gap_cut 필드는 관련되지 않을 목적을 위해 사용되는 필드이기 때문에, 그것에 대한 설명은 하지 않는다. 송신된 PHY_구성 패킷은 버스상의 모든 노드를 통해수신된다. 이 때 phy_ID 필드에 의해 지정된 노드는 다음 버스 초기화 절차에서 루트(root)로 설정된다. IEEE 1394 표준이 사이클 마스터의 능력을 갖는 루트가 사이클 마스터로 동작한다고 규정했기 때문에, NCM으로 설정된 노드는 PHY_구성 패킷의 송신후에 버스 초기화 절차를 강제로 시작하게 함으로써 사이클 마스터로 설정될 수 있다.

후속적으로, LCM 절차가 설명될 것이다. 또한 LCM은 NCM과 유사하게 사이클 마스터로 동작해야 하기 때문에, 만약 LCM 자체가 단계 S8에서 사이클 마스터가 아닌 것으로 검출되면, 위에 설명된 단계 S4에서의 절차와 동일한 절차를 통해 사이클 마스터가 될 것이다. 만약 LCM이 사이클 마스터인 것이 확인되면(단계 S8에서 예), 단계 S9에서 포탈 자체가 종속 포탈로서 접속된 버스위의 포탈 자체를 제외한 모든 포탈을 설정하는 절차를 수행한다.

반면에, 종속 포탈 절차에서, LCM으로 이웃 포탈을 설정하는 절차만이 단계 S11에서 종속 포탈에 의해서 수행된다.

위에 설명된 절차들이 서로 독립적으로 네트워크상의 모든 포탈들에 의해서 수행되기 때문에, 모든 포탈은 NCM, LCM 또는 종속 포탈로 설정된다. 그 후에, 전체 네트워크의 동기화는 이웃 포탈들 사이에서 수행되는 사이클 동기 제어에 의해 확립된다.

본 실시예의 네트워크 동기 시스템에서, 도 5에 도시된 플로우 차트의 동작 대신에 도 7에 도시된 다른 플로우 차트의 동작을 사용하는 것이 또한 가능하다는 것에 유의해야 한다. 도 7의 플로우 차트는 NCM에 의해 수행되는 것이 LCM에 의한 절차와 종속 포탈에 의한 절차 양쪽 모두라는 사실과 NCM에 의해 수행되는 사이클 동기 제어의 동작이 종속 포탈에 의한 사이클 제어의 동작과 동일하다는 사실을 이용하여 도 5의 플로우 차트로부터 불필요한 단계를 제거한 것이다. 특히, 만약 NCM으로 설정된 포탈이 또한 종속 포탈로 설정된다면, NCM으로 설정된 포탈은 종속 포탈에 대한 절차가 완료된 후에 LCM에 대한 절차를 수행한다. 특히, 도 7의 플로우 차트에서, 도 5의 플로우 차트의 단계 S3, S5 및 S6는 생략되고, 단계 S1 바로 다음에 단계 S7이 오며, 단계 S2는 단계 S11로 대체되고 단계 S11을 따른다. 여기서, 만약 단계 S14에서의 판별이 예이라면, 단계 S8로 진행하지만, 만약 판별이 아니오이면 종료된다. 도 7에 도시된 바와 같은 그러한 절차를 수행하는 것에 의해, 역할 설정을 위해 통합될 소프트웨어의 크기 또한 감소될 수 있다.

또한, 위에 설명된 본 실시예의 네트워크 동기 방법에 있어서, 네트워크 사이클 마스터가 네트워크의 관리자에 의해 수동으로 설정되지만, 또한 절차를 다른 절차로 대체하는 것이 가능한데 이 경우에 교섭은 네트워크 사이클 마스터를 선택적으로 결정하기 위한 브리지들 사이에서 자동적으로 수행된다.

도 8은 본 실시예의 네트워크 동기 방법에 적용될 수 있는 포탈들 사이에 있는 제1 사이클 동기 제어 시스템을 도시한다. 도 8이 도 4의 브리지(12)의 포탈(E)와 포탈(F)사이에 있는 동기 제어 시스템을 도시하지만, 또한 도 4의 브리지(11)과 브리지(14)의 동기 제어 시스템은 유사한 구성을 갖는다. 게다가, 또한 도 4의 브리지(10)에 있어서, 네트워크 사이클 마스터인 포탈(B)은 도 8에 있는 종속 포탈인 포탈(E)의 것과 동일한 동기 제어 시스템을 갖는다.

도 8을 기준하면, 종속 포탈인 브리지(10)의 포탈(E)은 도 8에 도시된 것과 같은 방식으로 접속된 물리층 LSI (PHY)(71), 링크층 LSI (LINK)(61), 공진 주파수 24.576㎒ ±100 ppm의 수정 발진기(81)를 포함한다. 수정 발진기(81)의 공진 주파수의 두배인 주파수를 갖는 클럭 신호 SCLK(131)가 링크층에 대한 클럭 소스로서 물리층 LSI(71)로부터 링크층 LSI(61)로 공급된다. 그러나, 링크층 LSI(61)에 내장된 CYCLE_TIME 레지스터에 저장될 시간 정보를 발생시키는 사이클 타이머(91)가 24.576 ㎒로 동작하기 때문에, 분주 회로(121)에 의해 SCLK(131)의 주파수를 절반으로 나누어서 얻어지는 클럭 신호는 사이클 타이머(91)로 입력된다. 그런데, 또한 LCM으로 동작하는 포탈(F) 또한 사이클 타이머(90)와 분주 회로(120)가 접속되어 내장되어 있는 링크층 LSI(60)뿐만 아니라 물리층 LSI(PHY)(70)와 수정 발진기(80)를 포함하며, 포탈(E)과 유사한 방식으로 동작한다. 사이클 동기를 확립하기 위한 감산 회로(100)과 비교 회로(100)는 포탈(F)의 링크층 LSI(60)에 내장되어 있다.

감산 회로와 비교 회로가 또한 포탈(E)의 링크층 LSI(61)에 내장되어 있는 반면, 언급된 회로들은 단지 포탈이 LCM으로 설정될 때에만 효과적으로 동작하기 때문에, 도 8에서 삭제되었다는 것에 유의해야 한다.

도 8에 도시된 브리지(10)에 있어서, 사이클 동기를 확립하기 위한 동기로서 , CYCLE_TIME 레지스터의 최하위 12비트인 사이클_오프셋 필드의 값은 링크층 LSI(60)에 그대로 송신된다. 링크층 LSI(60)에 있어서, 감산 회로(100)는 포탈(E)의 사이클_오프셋의 값으로부터 포탈(F)의 사이클_오프셋의 값의 감산을 수행하고, 계산 결과를 비교 회로(110)에 입력한다. 비교 회로(110)는 도 9에 도시된 사양에 따라 비교 처리를 수행하고, 비교 처리 결과를 사이클 타이머(90)로 송신한다. 특히, 감산의 결과가 양수일 때, 비교 회로(110)는 01(2비트)의 값을 출력하고, 감산의 결과가 0일때, 비교 회로(110)는 00의 값(2비트)을 출력하며, 감산의 결과가 음수일 때, 비교 회로(110)는 10의 값(2비트)을 출력한다. 비교 회로(110)는 사이클 타이머(90)로부터 펄스 신호를 수신하기 위하여 도시되지 않은 단자를 가지며, 단지 펄스가 단자에 입력되는 시간 영역동안만 신호를 출력하는 그러한 사양을 갖는다. 사이클 타이머(90)는, 사이클 타이머(90) 자체의 사이클_오프셋 필드의 값이 0일때, 비교 회로(110)를 향하여 펄스를 송신하는 그러한 사양을 갖고, 따라서, 이 사양은 125㎲의 기간동안 비교 결과를 출력하는 것이다.

만약 사이클 타이머(90)가 비교 회로(110)로부터 01(2비트)을 수신한다면, 사이클 타이머(90) 자체의 사이클 주파수는 로우이고, 사이클_오프셋의 값을 1만큼 증가시키도록 결정한다. 반면에, 만약 10(2비트)이 수신된다면, 사이클 타이머(90)의 사이클 주파수는 하이이고, 사이클_오프셋의 값을 1만큼 감소시키도록 결정한다. 만약 00(2비트)을 수신한다면, 아무것도 수행하지 않는다. 위와 같은 제어 동작을 수행하므로써, 포탈(F)의 사이클 주파수는 포탈(E)의 사이클 주파수와 동기화되는 것이 확인된다.

도 9의 비교 처리 사양에 따라서, 감산 회로(100)의 출력값 0은 비교 처리를 위한 임계 레벨로 사용되고, 다른 경우에는 2개의 포탈의 사이클_오프셋 필드의 값이 고정된 오프셋을 가지도록 하기 위하여 출력값을 변경하는 것이 가능하다는 것에 유의해야 한다. 다르게는, 사이클 타이머(90)로부터 비교 회로(110)로 입력될 펄스 신호의 출력 타이밍 사양은 변경되지만, 도 9의 비교 처리 사양이 동일한 효과가 얻어지도록 유지된다.

위에 설명된 제1 사이클 동기 제어 시스템에 있어서, CYCLE_TIME 레지스터의 사이클_오프셋 필드만이 단지 종속 포탈로부터 관련된 LCM으로 송신되기 때문에, 제2_카운트 필드와 2개의 포탈의 CYCLE_TIME 레지스터의 사이클_카운트 필드사이의 차이는 규정되지 않는다. 이 것에 대한 첫번째 변경으로서, 언급된 필드가 또한 종속 포탈로부터 LCM으로 송신되는 구성이 채택되면, 사이클 주파수의 동기의 확립과 동시에 필드의 값 사이의 차이를 제어하는 것이 가능하다. 예를 들어, 만약 CYCLE_TIME 레지스터의 최하위의 25비트가 종속 포탈로부터 LCM으로 송신되고, 감산 회로가 25비트에 대한 차이를 계산하며, 그 다음에 차이값을 소정의 값으로 만드는 것과 같은 제어가 수행된다면, 사이클_카운트 필드까지 제어하는 것이 가능하다. 또한, 만약 CYCLE_TIME 레지스터의 32비트 모두가 송신된다면, 필드의 모든 값들은 제어될 수 있다.

또한, 제1 사이클 동기 제어 시스템에 대한 두번째 변경으로서, 내장되어 있는 도 10에 도시된 제어 시스템을 갖는 링크층 LSI가 사용될 수 있다. 이 예에서, 비교 회로(110)는 펄스 신호가 사이클 타이머(90)로부터 수신되는 타이밍에서 이웃 포탈로부터 입력된 사이클_오프셋의 값을 이용하여 비교 처리를 수행한다. 도 10의 구성이 사용되는 경우에, 도 8의 구성과 비교했을때, 감산 회로를 다 이용할 필요가 없다.

도 12는 본 실시예의 네트워크 동기 방법에 적용될 수 있는 제2 사이클 동기 제어 시스템을 도시한다. 도 8에 도시된 제1 사이클 동기 제어 시스템과 같은 물리층 LSI와 수정 발진기가 이용되지만, 사이클 동기 제어 시스템이 내장되어 있는 링크층 LSI만이 교환 가능하게 사용된다.

도 12를 기준하면, 종속 포탈인 포탈의 링크층 LSI(61)은 부가적으로 펄스 발생 회로(140)를 포함한다. 펄스 발생 회로(140)는 사이클 타이머(91)로부터 출력된 사이클_오프셋 필드의 값이 소정의 값과 동일해지는 타이밍에서 동기 펄스(150)를 출력하는 기능을 가진다. 사이클_오프셋의 값이 10진수 0에서 3,071의 범위안에 드는 동안, 동기 펄스(150)가 출력될 타이밍은 1000과 같거나 이상이지만 3,070과 같거나 작은 사이클_오프셋의 값 중에서 선택된다. 왜냐하면 이 범위를 넘는 사이클_오프셋의 값이 카운트되지 않는 사이클이 존재할 가능성이 있기 때문이다. 예를 들어, 포탈(E)이 접속되어 있는 버스(41)의 사이클 마스터인 포탈(A)의 클럭 주파수가 포탈(E)의 클럭 주파수보다 높은 경우에, 포탈(A)로부터 송신된 사이클 시작 패킷에 위치한 CYCLE_TIME 레지스터의 값을 덮어쓰는 것에 의해서 사이클_오프셋의 값이 3,071과 동일하지 않는 사이클이 존재할 가능성이 있다. 또는, 사이클 시작 패킷의 신호 타이밍이 비동기 패킷의 트래픽에 의해 최대(최대로 사이클_오프셋 값이 대략 1000)로 대략 42㎲ 지연될 가능성이 있기 때문에, 사이클_오프셋의 값이 0이상 1000이하인 경우에도 값을 취하지 않는 사이클이 발생한다. 따라서, 동기 펄스를 매 사이클마다 확실히 출력되게 하기 위해서, 동기 펄스 발생 타이밍은 위에 주어진 바와 같이 규정된다.

한편, LCM의 링크층 LSI(60)은 부가적으로 3,072진 카운터(160)를 포함한다. 3,074진 카운터(160)는 포탈(E)의 사이클 타이머의 사이클_오프셋의 값을 인위적으로 재생시키기 위하여 통합되고, 다음의 3가지 특성을 갖는다. 1) 분주 회로(120)로부터 출력된 약 25㎒의 클럭으로 동기화하여 카운트 업하고, 2) 카운터 값이 3,071과 동일할 때, 카운트값은 0으로 복귀시키고, 3) 동기 펄스(150)가 그에 입력될 때, 소정의 값으로 설정된다. 사이클 주파수의 동기 제어는 3,072진 카운터(160)의 출력을 비교 회로(110)로 입력하고나서, 펄스 신호가 사이클 타이머(90)로부터 사이클 타이머(90)로 입력될 때, 비교 결과를 피드백하므로써 수행된다.

실제로, 동작은 다음의 설정에 따라서 평가되었다. 1) 펄스 발생 회로는 사이클 타이머(91)의 사이클_오프셋의 값이 3,070일 때, 동기 펄스(150)를 출력하고, 2) 동기 펄스(150)가 입력될 때, 3,072진 카운터(160)의 값은 3,072로 설정되고, 3) 사이클_오프셋의 값이 0일 때, 사이클 타이머(90)는 펄스 신호를 비교 회로(110)로 출력하고, 4) 비교 회로(110)는 도 11에 도시된 사양의 비교 동작을 수행하고, 표준 사이클 주파수 동기화가 확립되었다. 또한, 2개의 포탈의 사이클_오프셋 필드의 값사이의 차이는 위의 1) 내지 4)의 설정을 적절하게 변경시키는 것에 의하여 변경될 수 있다.

제시된 제2 사이클 동기 제어 시스템에서, 또한 구성된 도 13에 도시된 제어 시스템이 내장되어 있는 링크층 (LSI)을 포탈(F)에서 이용하는 것은 또한 가능하다. 여기서, 사이클 타이머(90)로부터 출력된 사이클_오프셋과 동기 펄스(150)는 비교 회로(10)에 입력된다. 동기 제어는 동기 펄스(150)가 비교 회로(110)로 입력될 때의 사이클_오프셋의 값과 도 11에 도시된 비교 사양을 사용하여 수행된다. 비교 특성은 또한 3,072진 카운터가 LCM측 제어 시스템용으로 이 방식으로 사용되지 않는 경우에, 동기 펄스가 사용되는 사이클 동기 제어가 수행될 수도 있다.

본 발명에 따르면, 기존의 IEEE 1394 장치가 네트워크에 접속되는 경우에도 버스에 동기화의 확립을 위한 제어 신호를 보내지 않고 동기화가 네트워크에서 확립될 수 있는 효과가 있다.

본 발명의 양호한 실시예가 특정한 용어를 사용하여 설명되었지만, 그러한 설명은 단지 예시적인 목적용이고, 다음의 특허청구범위의 정신과 범위를 벗어나지 않고 변경과 변화가 이루어질 수 있다는 것을 이해해야 될 것이다.

Claims

다수의 버스가, 각각이 IEEE 1394 표준 노드의 기능을 갖고 각각에 IEEE 1394 표준에 따르는 단일 버스가 접속되는 다수의 포탈을 갖는 브리지에 의하여 트리형 구성으로 접속된 네트워크용 네트워크 동기 시스템에 있어서,

전체 네트워크용 기준 클럭 소스와 IEEE 1394 표준에서 규정된 사이클 마스터로서 기능하는 네트워크 클럭 기준 노드 - 상기 네트워크내에 포함되어 있는 포탈들중 하나는 상기 네트워크 클럭 기준 노드로 설정됨 -, 및

상기 네트워크 클럭 기준 노드가 접속된 버스 이외의 다른 버스들 각각에 제공되고 로컬 클럭 기준 노드가 접속되지 않는 버스에 대해 IEEE 1394 표준에서 규정된 사이클 마스터의 역할을 하는 로컬 클럭 기준 노드를 포함하고,

상기 다른 버스들 각각에 접속되고 상기 네트워크 클럭 기준 노드까지 최소수의 노드 홉을 갖는 상기 포탈들중의 하나는 상기 로컬 클럭 기준 노드로서 설정되고, 상기 로컬 클럭 기준 노드는 그 사이클 주파수를 상기 네트워크 클럭 기준 노드의 사이클 주파수와 동기화시키기 위한 수단을 포함하는 네트워크 동기 시스템.
다수의 버스가, 각각이 IEEE 1394 표준 노드의 기능을 갖고 각각에 IEEE 1394 표준에 따르는 단일 버스가 접속되는 다수의 포탈을 갖는 브리지에 의하여 트리형 구성으로 접속된 네트워크용 네트워크 동기 방법에 있어서,

전체 네트워크용 기준 클럭 소스와 IEEE 1394 표준에서 규정된 사이클 마스터로서 기능하는 네트워크 클럭 기준 노드를 결정하는 제1 단계;

사이클 주파수를 상기 네트워크 클럭 기준 노드의 사이클 주파수와 동기화시키는 사이클 마스터로서 기능하는 로컬 클럭 기준 노드를 결정하는 제2 단계;

상기 네트워크 클럭 기준 노드와 상기 로컬 클럭 기준 노드 또는 노드들 각각에 의해 수행되고, 상기 네트워크 클럭 기준 노드 또는 상기 로컬 클럭 기준 노드가 접속되는 버스에 접속된 상기 네트워크 클럭 기준 노드 또는 상기 로컬 클럭 기준 노드 이외의 다른 포털들 모두를 비기준 노드로 설정하는 제3 단계; 및

상기 네트워크 클럭 기준 노드와 상기 비기준 노드들 각각에 의해 수행되고, 상기 네트워크 클럭 기준 노드 또는 상기 비기준 노드가 접속된 브리지의 다른 포털들 모두를 로컬 클럭 기준 노드로 설정하는 제4 단계

를 포함하는 네트워크 동기 방법.
제2항에 있어서,

상기 제1 단계는 상기 네트워크의 관리자에 의하여 수동으로 수행되는 네트워크 동기 방법.
제2항에 있어서,

상기 네트워크 기준 노드와 상기 비기준 노드들 각각은 동기 신호를 상기 네트워크 클럭 기준 노드 또는 상기 비기준 노드가 접속되어 있는 상기 브리지의 다른 로컬 기준 노드들 모두에 송신하고, 각각의 상기 로컬 클럭 기준 노드는 상기 수신된 동기 신호를 사용하여 상기 로컬 클럭 기준 노드 자체의 사이클 주파수를 상기 네트워크 클럭 기준 노드의 사이클 주파수와 동기화시키기는 네트워크 동기 방법.
제4항에 있어서,

상기 동기 신호는 상기 동기 신호가 송신되는 노드의 CYCLE_TIME 레지스터의 32비트 폭 신호인 네트워크 동기 방법.
제4항에 있어서,

상기 동기 신호는 상기 동기 신호가 송신되는 노드의 CYCLE_TIME 레지스터의 최하위 25비트의 25비트 폭 신호인 네트워크 동기 방법.
제4항에 있어서,

상기 동기 신호는 상기 동기 신호가 송신되는 노드의 CYCLE_TIME 레지스터의 최하위 12비트의 12비트 폭 신호인 네트워크 동기 방법.
제4항에 있어서,

상기 동기 신호는 상기 동기 신호가 송신되는 노드의 CYCLE_TIME 레지스터의 32비트 폭 또는 상기 CYCLE_TIME 레지스터의 최하위 25 비트의 25비트 폭 또는 최하위 12비트의 12비트폭의 신호이고, 상기 로컬 클럭 기준 노드는 상기 동기 신호의 것과 동일한 비트 폭을 갖는 상기 로컬 클럭 기준 노드의 상기 CYCLE_TIME 레지스터의 부분과 상기 동기 신호의 값사이의 차이가 고정되도록 상기 로컬 클럭 기준 노드의 상기 CYCLE_TIME 레지스터의 사이클_오프셋 필드를 고정된 수로 증가시키거나 또는 감소시키는 제어를 주기적으로 수행하는 네트워크 동기 방법.
제8항에 있어서,

제어가 수행되는 기간은 상기 로컬 클럭 기준 노드에 포함된 24.576㎒의 클럭 소스의 3,072 클럭의 시간과 동일한 네트워크 동기 방법.
제4항에 있어서,

상기 동기 신호는 상기 동기 신호가 송신되는 노드의 CYCLE_TIME 레지스터의 사이클_오프셋 필드의 값이 소정값과 동일해지는 타이밍에서 발생되는 펄스 신호인 네트워크 동기 방법.
제10항에 있어서,

상기 소정의 값은 1000 이상 3,070 이하인 정수값중의 하나인 네트워크 동기 방법.
제10항에 있어서,

상기 로컬 클럭 기준 노드는 24.576㎒의 클럭 소스로 카운트 업하고, 카운트 값이 3,071으로 될 때 그 카운트 값이 0으로 복귀하고 펄스 신호가 수신될 때 소정의 값으로 설정되는 카운터를 포함하고 상기 카운터의 카운트 값과 CYCLE_TIME 레지스터의 사이클_오프셋 필드의 값사이의 차가 동일해지도록, 상기 로컬 클럭 기준 노드의 CYCLE_TIME 레지스터의 사이클_오프셋 필드를 고정된 수로 증가시키거나 또는 감소시키는 제어를 주기적으로 수행하는 네트워크 동기 방법.
제10항에 있어서,

상기 로컬 기준 노드는 상기 펄스 신호가 수신될 때의 사이클 오프셋 필드의 값이 소정의 값과 동일해지도록, CYCLE_TIME 레지스터의 사이클_오프셋 레지스터를 고정된 수로 증가시키거나 또는 감소시키는 제어를 상기 펄스 신호가 수신될 때마다 수행하는 네트워크 동기 방법.