KR20000067397A - 반도체 소자의 아이솔레이션 제조방법 - Google Patents

반도체 소자의 아이솔레이션 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 아이솔레이션 제조방법에 관한 것으로서, 반도체 기판상에 제 1 실리콘산화막 및 제 1 실리콘질화막의 스택 층을 형성하는 공정과, 리쏘그래피방법으로 상기 기판의 활성영역과 필드영역을 규정하는 공정과, 상기 필드영역의 상기 제 1 실리콘질화막 및 상기 제 1 실리콘산화막을 제거하는 공정과, 상기 활성영역과 상기 필드영역의 경계면에 단차를 갖는 제 2 실리콘산화막을 상기 기판전면에 증착하는 공정과, 상기 제 2 실리콘산화막의 단차 측벽에 제 2 실리콘질화막의 스페이서를 형성하는 공정과, 상기 제 1 실리콘질화막 및 상기 제 2 실리콘질화막을 마스크로 하여 상기 기판내에 복수개의 트렌치를 형성하는 공정과, 상기 기판전면에 제 3 실리콘산화막을 증착하는 공정과, 상기 기판위의 상기 제 3 실리콘산화막을 CMP방법으로 연마하여 상기 기판을 평탄하게 하는 공정과, 상기 스택층의 상부층인 상기 제 1 실리콘질화막을 제거하는 공정과, 상기 스택층의 하부층인 상기 제 1 실리콘산화막 및 상기 제 2 실리콘산화막 및 상기 제 3 실리콘산화막의 일부를 제거하는 공정을 구비한다. 따라서, 본 발명은 소자격리영역내에 슬릿(Slit)형태의 복수개의 트렌치로 심(Seam) 및 트렌치 저부(Bottom)의 길이(Length)의 감소 현상을 방지 할 수 있는 잇점이 있다.

Description

반도체 소자의 아이솔레이션 제조방법{Manufacturing Method for Isolation of Semiconductor Device}
본 발명은 반도체 소자의 아이솔레이션 제조방법에 관한 것으로서, 특히, 고집적 트렌치 아이솔레이션 제조방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 아이솔레이션 제조공정 단면도이다.
도1a를 참조하면, 반도체 기판(11)상에 실리콘산화막(SiO2)(13) 및 실리콘질화막(Si3N4)(15)의 스택 층(Stack Layer)을 형성하고, 리쏘그래피 방법으로 레지스트(Resist)막을 패터닝하여 활성영역(Active Region)상에 레지스트(Resist)(101)를 형성한다.
도 1b를 참조하면, 활성영역(Active Region)상의 레지스트(Resist)(101)를 마스크로 하여 스택 층(Stack Layer)인 실리콘질화막(Si3N4)(15) 및 실리콘산화막(SiO2)(13) 및 실리콘(Silicon) 기판(11)을 통상의 트렌치 에칭방법으로 식각하여 반도체 기판(11)내에 슬로프(Slope)가 생긴 트렌치(40)를 형성한다.
도 1c를 참조하면, 기판 전면에 두꺼운 두께의 CVD(Chemical Vapor Deposition, 이하 CVD 이라 칭함)실리콘산화막(SiO2)(21a)을 증착한다.
상기에서 CVD실리콘산화막(SiO2)(21a)으로 트렌치(40)내를 충분하게 충진하며, 활성영역(Active Region)상에도 두껍게 증착된다.
도 1d를 참조하면, 기판 전면을 CMP(Chemical Mechanical Polishing, 이하 CMP 이라 칭함)방법으로 연마(Polishing하여 활성영역(Active Region)상의 CVD실리콘산화막(SiO2)(21a)을 제거하고, 트렌치(40)내에는 CVD실리콘산화막(SiO2)(21)을 남겨둔다.
도 1e를 참조하면, 실리콘질화막(Si3N4)(15)을 인산을 이용한 습식식각 방법으로 제거한다.
도 1f를 참조하면, 묽은(Dilute)불산(HF)을 포함하는 습식식각방법으로 산화막인 실리콘산화막(SiO2)(13) 및 트렌치(40)내의 CVD실리콘산화막(SiO2)(21)을 제거한다. 이어서 기판 전면에 게이트 절연막(도시 안 함)을 형성하고, 도핑된 폴리실리콘(Polysilicon)(도시 안 함)으로 트랜지스터의 게이트 전극을 형성한다.
상기에서 트렌치(40)내의 CVD실리콘산화막(SiO2)은 습식식각의 등방성 식각으로 인하여 CVD실리콘산화막(SiO2)(21b)의 상부에 심(Seam)(45)이 형성되며, 경사진(Sloped) 트렌치로 인하여 트렌치 저부(Bottom)의 길이(Length) L1 이 감소된다.
상술한 종래 기술은 아이솔레이션 영역 즉 트렌치내에 충진된 절연층의 상부에 심(Seam)이 발생하여 이후 공정(Subsequent Processing)에서 공정상의 많은 문제점이 발생하는 등의 문제점이 있었다.
따라서, 본 발명의 목적은 고 집적도 반도체 소자의 아이솔레이션 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 아이솔레이션 제조방법은 반도체 기판상에 제 1 실리콘산화막 및 제 1 실리콘질화막의 스택 층을 형성하는 공정과, 리쏘그래피방법으로 상기 기판의 활성영역과 필드영역을 규정하는 공정과, 상기 필드영역의 상기 제 1 실리콘질화막 및 상기 제 1 실리콘산화막을 제거하는 공정과, 상기 활성영역과 상기 필드영역의 경계면에 단차를 갖는 제 2 실리콘산화막을 상기 기판전면에 증착하는 공정과, 상기 제 2 실리콘산화막의 단차 측벽에 제 2 실리콘질화막의 스페이서를 형성하는 공정과, 상기 제 1 실리콘질화막 및 상기 제 2 실리콘질화막을 마스크로 하여 상기 기판내에 복수개의 트렌치를 형성하는 공정과, 상기 기판전면에 제 3 실리콘산화막을 증착하는 공정과, 상기 기판위의 상기 제 3 실리콘산화막을 CMP방법으로 연마하여 상기 기판을 평탄하게 하는 공정과, 상기 스택층의 상부층인 상기 제 1 실리콘질화막을 제거하는 공정과, 상기 스택층의 하부층인 상기 제 1 실리콘산화막 및 상기 제 2 실리콘산화막 및 상기 제 3 실리콘산화막의 일부를 제거하는 공정을 구비한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 아이솔레이션 제조공정 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 아이솔레이션 제조공정 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 아이솔레이션 제조공정 단면도이다.
도 2a를 참조하면, 반도체 기판(61)상에 실리콘산화막(SiO2)(63) 및 실리콘질화막(Si3N4)(65) 의 스택 층(Stack Layer)을 형성하고, 리쏘그래피 방법으로 레지스트(Resist)막을 패터닝하여 활성영역(Active Region)상에 레지스트(Resist)(201)를 형성한다.
상기에서 리쏘그래피 방법으로 활성영역(Active Region) 과 소자격리영역인 필드영역(Field Region)을 규정한다,
도 2b를 참조하면, 레지스트(Resist)(201)를 마스크로 하여 필드영역내의 실리콘질화막(Si3N4)(65) 및 실리콘산화막(SiO2)(63)을 제거하여 실리콘(Silicon)을 노출시키며, 이어서 레지스트(Resist)(201)를 제거한 후 기판전면에 두께 400Å~ 600Å 의 CVD 실리콘산화막(SiO2)(67)을 증착한다. 그리고 이방성 RIE(Reactive Ion Etching)방법으로 CVD 실리콘산화막(SiO2)(67)상에 증착된 실리콘질화막(Si3N4)을 에칭하여 단차가 있는 부분에 실리콘질화막(Si3N4)의 폭(Width) 0.1 ㎛ 의 스페이서(Spacers, 69)를 형성한다.
상기에서 CVD 실리콘산화막(SiO2)(67)은 기판의 활성영역 및 소자격리영역의 경계면에 단차를 갖으며, 단차 측벽에 스페이서(Spacers)(69)가 형성된다.
도 2c를 참조하면, 실리콘질화막(Si3N4)(65) 및 스페이서(Spacers)(69)를 마스크로 하여 이방성(Anisotropic) 에칭방법으로 실리콘산화막(SiO2)(67)의 노출부분(Exposed Portion)을 제거하며, 계속하여 기판(61)인 실리콘(Silicon)을 식각하여 반도체 기판(61)내에 깊이(Depth)와 폭(Width)가 다른 다수의 트렌치(90a)(90b)(90c)를 형성한다.
상기에서 트렌치(90a)는 양측에 놓인 트렌치(90b)(90c)과 비교컨대 깊이와 폭이 상대적으로 크다. 그리고 트렌치(90a) 과 트렌치(90b)(90c)의 폭(Width)은 CVD 실리콘산화막(SiO2)(67)의 두께(Thickness)에 의존적이다(Dependent).
도 2d를 참조하면, 기판 전면에 두꺼운 두께의 CVD 실리콘산화막(SiO2)(71)을 증착한 후 CMP방법으로 연마(Polishing)하여 활성영역(Active Region)상의 CVD실리콘산화막(SiO2)(71)을 제거하고, 트렌치(90a)(90b)(90c)내에는 각각 CVD실리콘산화막(SiO2)(71a)(71b)(71c)을 남겨둔다.
도 2e를 참조하면, 실리콘질화막(Si3N4)(65) 및 스페이서(Spacers)(69)를 인산을 이용한 습식식각 방법으로 제거하며, 이어서 묽은(Dilute) 불산(HF)등의 습식식각방법으로 산화막인 실리콘산화막(SiO2)(63), 실리콘산화막(SiO2)(67) 및 트렌치(90a)(90b)(90c)내의 CVD실리콘산화막(SiO2)(71a)(71b)(71c)의 일부를 제거하여 심(Seam)이 없고 평탄한 CVD실리콘산화막(SiO2)(71a)(71b)(71c)로 된다. 이어서 기판 전면에 게이트 절연막(도시 안 함)을 형성하고, 도핑된 폴리실리콘(Polysilicon)(도시 안 함)으로 트랜지스터의 게이트 전극을 형성한다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 아이솔레이션 제조방법은 반도체 기판상에 제 1 실리콘산화막 및 제 1 실리콘질화막의 스택 층을 형성하며, 리쏘그래피방법으로 상기 기판의 활성영역과 필드영역을 규정하며, 상기 필드영역의 상기 제 1 실리콘질화막 및 상기 제 1 실리콘산화막을 제거하며, 상기 활성영역과 상기 필드영역의 경계면에 단차를 갖는 제 2 실리콘산화막을 상기 기판전면에 증착하며, 상기 제 2 실리콘산화막의 단차 측벽에 제 2 실리콘질화막의 스페이서를 형성하며, 상기 제 1 실리콘질화막 및 상기 제 2 실리콘질화막을 마스크로 하여 상기 기판내에 복수개의 트렌치를 형성하며, 상기 기판전면에 제 3 실리콘산화막을 증착하며, 상기 기판위의 상기 제 3 실리콘산화막을 CMP방법으로 연마하여 상기 기판을 평탄하게 하며, 상기 스택층의 상부층인 상기 제 1 실리콘질화막을 제거하며, 상기 스택층의 하부층인 상기 제 1 실리콘산화막 및 상기 제 2 실리콘산화막 및 상기 제 3 실리콘산화막의 일부를 제거한다.
따라서, 본 발명은 소자격리영역내에 슬릿(Slit)형태의 복수개의 트렌치로 심
(Seam) 및 트렌치 저부(Bottom)의 길이(Length)의 감소 현상을 방지 할 수 있는
잇점이 있다.

Claims (3)

  1. 반도체 기판상에 제 1 실리콘산화막 및 제 1 실리콘질화막의 스택 층을 형성하는 공정과,
    리쏘그래피방법으로 상기 기판의 활성영역과 필드영역을 규정하는 공정과,
    상기 필드영역의 상기 제 1 실리콘질화막 및 상기 제 1 실리콘산화막을 제거하는 공정과,
    상기 활성영역과 상기 필드영역의 경계면에 단차를 갖는 제 2 실리콘산화막을 상기 기판전면에 증착하는 공정과,
    상기 제 2 실리콘산화막의 단차 측벽에 제 2 실리콘질화막의 스페이서를 형성하는 공정과,
    상기 제 1 실리콘질화막 및 상기 제 2 실리콘질화막을 마스크로 하여 상기 기판내에 복수개의 트렌치를 형성하는 공정과,
    상기 기판전면에 제 3 실리콘산화막을 증착하는 공정과,
    상기 기판위의 상기 제 3 실리콘산화막을 CMP방법으로 연마하여 상기 기판을 평탄하게 하는 공정과,
    상기 스택층의 상부층인 상기 제 1 실리콘질화막을 제거하는 공정과,
    상기 스택층의 하부층인 상기 제 1 실리콘산화막 및 상기 제 2 실리콘산화막 및 상기 제 3 실리콘산화막의 일부를 제거하는 공정을 구비하는 반도체 소자의 아이솔레이션 제조방법.
  2. 청구항 1항에 있어서, 상기 제 2 실리콘산화막의 두께는 400Å ~ 600 Å으로 이루어지는 반도체 소자의 아이솔레이션 제조방법.
  3. 청구항 1항에 있어서, 상기 스페이서의 폭은 0.1 ㎛ 으로 이루어지는 반도체 소자의 아이솔레이션 제조방법.
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