KR20000066682A - 반도체 메모리 장치의 내부 전압 변환회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 내부 전압 변환회로를 공개한다. 그 회로는 외부 전원전압과 접지전압사이에 연결되고 기준전압과 입력전압의 차를 증폭하여 출력신호를 발생하기 위한 차동 증폭기, 상기 외부 전원전압과 내부 전압사이에 연결되고 상기 차동 증폭기의 출력신호에 응답하여 내부 전압을 발생하기 위한 구동수단, 상기 내부 전압을 발생하기 위한 단자에 직렬 연결되고 상기 내부 전압을 분배하여 상기 입력전압을 발생하기 위한 전압 분배수단, 및 상기 전압 분배수단과 접지전압사이에 연결되고 고온의 경우에는 상기 입력전압의 레벨을 증가하고 저온의 경우에는 상기 입력전압의 레벨을 감소하기 위한 수단으로 구성되어 있다. 따라서, 저온인 경우에 고온의 경우보다 상대적으로 낮은 내부 전압을 발생함으로써 고온일 경우에는 속도를 증가시키고 저온일 경우에는 동작 전류를 감소시킬 수 있다.

Description

반도체 메모리 장치의 내부 전압 변환회로{Internal voltage converter of a semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 온도가 증가하면 내부 전압의 레벨을 상승시키고, 온도가 감소하면 내부 전압의 레벨을 감소시켜 고속 및 저 동작전류에 적합한 반도체 메모리 장치의 내부 전압 변환회로에 관한 것이다.
종래의 반도체 메모리 장치의 내부 전압 변환회로는 외부 전원전압(VEXT)의 소정 레벨까지는 외부 전원전압(VEXT)의 증가에 따라 내부 전압의 증가하다가, 외부 전원전압(VEXT)이 소정 레벨이 되면 일정한 내부 전압(IVC)을 발생한다.
그런데, 종래의 내부 전압 변환회로는 온도가 감소하면, 내부 전압(IVC)의 레벨이 증가하고, 온도가 증가하면 내부 전압(IVC)의 레벨이 감소하는 현상을 보이기 때문에 고온에서는 속도가 감소하고, 저온에서는 상대적으로 속도가 빨라져서 AC파라메타, 특히 라이트 회복시간이 나빠지고, 동작 전류가 과도하게 흐른다는 문제점이 있었다.
도1은 종래의 반도체 메모리 장치의 내부 전압 변환회로의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2, P3), NMOS트랜지스터들(N1, N2, N3), 및 저항들(R1, R2)로 구성되어 있다.
PMOS트랜지스터들(P1, P2), 및 NMOS트랜지스터들(N1, N2, N3)은 차동 증폭기를 구성한다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
기준전압(REF)의 레벨이 전압(REF0M)의 레벨보다 높은 경우에는 NMOS트랜지스터(N1)가 온되어 차동 증폭기의 출력전압(REF0D)의 레벨을 낮추고, 반대로, 기준전압(REF)의 레벨이 전압(REF0M)의 레벨보다 낮은 경우에는 NMOS트랜지스터(N2)가 온되어 차동 증폭기의 출력전압(REF0D)의 레벨을 높인다. PMOS트랜지스터(P3)는 출력전압(REF0D)이 낮아지게 되면 PMOS트랜지스터(P3)를 통하여 흐르는 전류를 크게하여 내부 전압(IVC)의 레벨을 높이고, 결과적으로 전압(REF0M)의 레벨을 높인다. 반대로, PMOS트랜지스터(P3)는 출력전압(REF0D)이 높아지게 되면 PMOS트랜지스터(P3)를 통하여 흐르는 전류를 작게하여 내부 전압(IVC)의 레벨을 낮추고, 결과적으로 전압(REF0M)의 레벨을 낮춘다.
도2는 도1에 나타낸 회로의 외부 전원전압(VEXT)의 변화에 따른 내부 전압(IVC)의 변화를 나타내는 그래프로서, 외부 전원전압(VEXT)의 레벨이 거의 일정한 구간에서 온도 변화에 따라 내부 전압(IVC)의 레벨에 약간 차이가 발생하게 된다.
도2에서, 실선으로 표시한 그래프는 고온의 경우에 내부 전압(IVC)의 레벨을 나타내는 것이고, 점선으로 표시한 그래프는 저온의 경우에 내부 전압(IVC)의 레벨을 나타내는 그래프이다.
도2로부터 알 수 있듯이, 저온의 경우에 내부 전압이 고온의 경우보다 높아짐을 알 수 있다.
그런데, 종래의 내부 전압 변환회로는 내부 전압이 도2의 그래프에 나타낸 바와 같이 변화하게 되면 고온에서 속도가 감소하는 문제가 발생하고, 저온에서는 속도가 상대적으로 과도하게 빨라지게 되어 동작 전류가 과도하게 흐른다는 문제점이 있었다.
본 발명의 목적은 온도가 증가하면 내부 전압의 레벨을 상승시키고, 온도가 감소하면 내부 전압의 레벨을 감소시켜 고속 및 저 동작전류에 적합한 반도체 메모리 장치의 내부 전압 변환회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 변환회로는 외부 전원전압과 접지전압사이에 연결되고 기준전압과 입력전압의 차를 증폭하여 출력신호를 발생하기 위한 차동 증폭기, 상기 외부 전원전압과 내부 전압사이에 연결되고 상기 차동 증폭기의 출력신호에 응답하여 내부 전압을 발생하기 위한 구동수단, 상기 내부 전압을 발생하기 위한 단자에 직렬 연결되고 상기 내부 전압을 분배하여 상기 입력전압을 발생하기 위한 전압 분배수단, 및 상기 전압 분배수단과 접지전압사이에 연결되고 고온의 경우에는 상기 입력전압의 레벨을 증가하고 저온의 경우에는 상기 입력전압의 레벨을 감소하기 위한 수단을 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 내부 전압 변환회로의 회로도이다.
도2는 도1에 나타낸 회로의 외부 전원전압에 대한 내부 전압의 변화를 나타내는 그래프이다.
도3은 본 발명의 반도체 메모리 장치의 내부 전압 변환회로의 회로도이다.
도4는 도3에 나타낸 회로의 외부 전원전압 변화에 대한 베이스-에미터간 전압의 변화를 나타내는 그래프이다.
도5는 도3에 나타낸 회로의 외부 전원전압의 변화에 대한 내부 전압의 변화를 나타내는 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 내부 전압 변환회로를 설명하면 다음과 같다.
도3은 본 발명의 반도체 메모리 장치의 내부 전압 변환회로의 회로도로서, 도1에 나타낸 구성에 NPN트랜지스터(Q1)를 추가하여 구성되어 있다. NPN트랜지스터(Q1)의 콜렉터와 베이스는 저항(R2)에 연결되고 에미터는 접지전압에 연결되어 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
차동 증폭기는 도1에 나타낸 차동 증폭기의 동작과 동일하게 동작한다. 그런데, 본 발명에서는 고온에서의 내부 전압(IVC)의 레벨을 높이고 저온에서의 내부 전압(IVC)의 레벨을 낮추기 위하여 온도의 증가에 따라 감소하고, 온도의 감소에 따라 증가하는 NPN트랜지스터(Q1)의 베이스-에미터간 전압을 이용하여 내부 전압(IVC)의 레벨을 조절한다.
즉, 고온에서는 NPN트랜지스터(Q)의 베이스-에미터간 전압(Vbe)이 감소하기 때문에 차동 증폭기의 입력전압(REF1M)은 감소하게 되고, 저온에서는 NPN트랜지스터(Q)의 베이스-에미터간 전압(Vbe)이 증가하기 때문에 차동 증폭기의 입력전압(REF1M)은 증가하게 된다. 그리고, 전압(REF1M)의 증가 및 감소에 따라 내부 전압(IVC)의 레벨이 증가 및 감소하게 된다.
따라서, 도3에 나타낸 내부 전압 변환회로는 고온에서는 내부 전압(IVC)이 증가하게 되고, 저온에서는 내부 전압(IVC)이 감소하게 된다.
도4는 외부 전원전압(VEXT)의 변화에 따른 베이스-에미터간 전압(Vbe)의 변화를 나타내는 그래프로서, 실선으로 표시한 그래프가 고온일 때의 전압(Vbe)의 변화를, 점선으로 표시한 그래프가 저온일 때의 전압(Vbe)의 변화를 각각 나타낸다.
도4의 그래프로부터 알 수 있듯이, 고온일 경우에는 전압(Vbe)이 0.55V이고, 저온일 경우에는 전압(Vbe)은 0.78V이다.
즉, 본 발명의 내부 전압 변환회로는 종래의 내부 전압 변환회로와 비교하여 볼 때 고온일 경우에는 0V에 비해서 0.55V정도 내부 전압(IVC)이 감소하게 되고 저온일 경우에는 0V에 비해서 0.78V정도 내부 전압(IVC)이 감소하게 된다.
도5는 도3에 나타낸 회로의 외부 전원전압(VEXT)의 변화에 대한 내부 전압(IVC)의 변화를 나타내는 그래프로서, 실선으로 표시한 그래프가 고온일 때의 내부 전압의 변화를, 점선으로 표시한 그래프가 저온일 때의 내부 전압의 변화를 각각 나타낸다.
도5에 나타낸 그래프로부터, 고온일 경우의 내부 전압이 저온일 경우의 내부 전압(IVC)보다 높음을 알 수 있다.
즉, 도3에 나타낸 바와 같이 저항(R2)과 접지전압사이에 NPN트랜지스터를 연결함으로써 고온일 경우에는 내부 전압(IVC)이 전압(Vbe)만큼 높아지고, 저온일 경우에는 내부 전압(IVC)이 전압(Vbe)만큼 낮아지게 되어 도5의 그래프에 나타낸 바와 같은 결과가 얻어지게 된다.
따라서, 본 발명의 내부 전압 변환회로가 종래의 회로에 비해서 고온이나 저온일 경우에 내부 전압(IVC)의 레벨이 모두 감소하게 되기는 하지만 저온일 경우의 전압 감소가 고온일 경우의 전압 감소보다 더 크게 되기 때문에 도5의 그래프에 나타낸 바와 같은 결과가 얻어지게 된다.
즉, 본 발명의 내부 전압 변환회로는 저온의 경우에 고온의 경우보다 상대적으로 낮은 내부 전압을 발생할 수 있게 된다.
따라서, 본 발명의 내부 전압 변환회로는 저온인 경우에 고온의 경우보다 상대적으로 낮은 내부 전압을 발생함으로써 고온일 경우에는 속도를 증가시키고 저온일 경우에는 동작 전류를 감소시킬 수 있다.

Claims (3)

  1. 외부 전원전압과 접지전압사이에 연결되고 기준전압과 입력전압의 차를 증폭하여 출력신호를 발생하기 위한 차동 증폭기;
    상기 외부 전원전압과 내부 전압사이에 연결되고 상기 차동 증폭기의 출력신호에 응답하여 내부 전압을 발생하기 위한 구동수단;
    상기 내부 전압을 발생하기 위한 단자에 직렬 연결되고 상기 내부 전압을 분배하여 상기 입력전압을 발생하기 위한 전압 분배수단; 및
    상기 전압 분배수단과 접지전압사이에 연결되고 고온의 경우에는 상기 입력전압의 레벨을 증가하고 저온의 경우에는 상기 입력전압의 레벨을 감소하기 위한 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 변환회로.
  2. 제1항에 있어서, 상기 전압 분배수단은
    두 개의 직렬 연결된 저항들로 구성되고 상기 저항의 공통점을 통하여 상기 입력전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 변환회로.
  3. 제1항에 있어서, 상기 수단은
    상기 저항에 연결된 콜렉터 및 베이스와 접지전압에 연결된 에미터를 가진 NPN트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 변환회로.
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