KR20000052546A - 티디엠 버스 동기화 신호 콘센트레이터와 데이터 전송시스템 및 그 방법 - Google Patents

티디엠 버스 동기화 신호 콘센트레이터와 데이터 전송시스템 및 그 방법 Download PDF

Info

Publication number
KR20000052546A
KR20000052546A KR1019990060154A KR19990060154A KR20000052546A KR 20000052546 A KR20000052546 A KR 20000052546A KR 1019990060154 A KR1019990060154 A KR 1019990060154A KR 19990060154 A KR19990060154 A KR 19990060154A KR 20000052546 A KR20000052546 A KR 20000052546A
Authority
KR
South Korea
Prior art keywords
data
frame
bit
incoming
tdm
Prior art date
Application number
KR1019990060154A
Other languages
English (en)
Other versions
KR100342566B1 (ko
Inventor
레드먼마크디
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Publication of KR20000052546A publication Critical patent/KR20000052546A/ko
Application granted granted Critical
Publication of KR100342566B1 publication Critical patent/KR100342566B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks
    • H04L12/427—Loop networks with decentralised control
    • H04L12/43—Loop networks with decentralised control with synchronous transmission, e.g. time division multiplex [TDM], slotted rings
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1623—Plesiochronous digital hierarchy [PDH]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5614—User Network Interface
    • H04L2012/5618—Bridges, gateways [GW] or interworking units [IWU]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5638—Services, e.g. multimedia, GOS, QOS
    • H04L2012/5665—Interaction of ATM with other protocols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5672—Multiplexing, e.g. coding, scrambling
    • H04L2012/5674—Synchronisation, timing recovery or alignment
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5672—Multiplexing, e.g. coding, scrambling
    • H04L2012/5675—Timeslot assignment, e.g. TDMA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

TDM 직렬 다중 포맷을 사용하는 데이터 전송 시스템 및 그 시스템에 대하여 비동기식 임의 프레임의 직렬 데이터 스트림을 다중화 및 역다중화하는 기능 수행 방법이 개시된다. 데이터 전송 시스템은, 1) 다수의 프레임 데이터 소스로부터 착신 데이터 프레임을 수신하며 비트 스트림과 그것들의 프레임 바운더리를 가리키는 기능을 하는 프레임 데이터 인터페이스 회로와, 2) 프레임 데이터 인터페이스 회로와 결합하고 그로부터 착신 데이터 프레임을 수신하는 전송 버퍼 및 데이터 세그먼터(segmenter)를 포함한다. 전송 버퍼/세그먼터는 착신 데이터 프레임을 N-비트 데이터 필드로 나누며 N-비트 데이터 필드 각각에 프레임 비트 바운더리를 확인하는 M-비트 제어 필드를 덧붙이며, 착신 데이터 프레임과 관련되어 추가된 제어 또는 동기화 정보를 전달하는 기능을 한다. 각각의 N-비트 데이터 필드 및 덧붙여진 M-비트 제어 필드는 전송되는 데이터 레코드를 포함한다. 데이터 레코드는 예를 들어, 각각 당 선택된 직렬 버퍼/세그먼터로부터 싱글 데이터 레코드를 운반하는 기능을 하는 28 타임 슬롯을 구성하는 TDM 전송 포맷 데이터그램(datagram)으로 만들어진다. 데이터 전송 시스템은 전송 버퍼와 결합되는 수신 버퍼를 더 포함한다. 수신 버퍼는 수신된 데이터 레코드로부터 착신 데이터 프레임을 재조합하며, 동기화 표식으로부터 착신 데이터 프레임과 관련된 타이밍신호를 발생한다. 수신 클럭 발생기는 각각의 동기 직렬 스트림과 관련된 개개의 클럭 신호를 발생하기 위해 수신 버퍼 타이밍 신호를 사용한다.

Description

티디엠 버스 동기화 신호 콘센트레이터와 데이터 전송 시스템 및 그 방법{TDM BUS SYNCHRONIZATION SIGNAL CONCENTRATOR AND DATA TRANSFER SYSTEM AND METHOD OF OPERATION}
본 발명은 일반적으로 버스 아키텍처(architecture)에 관한 것으로, 특히 TDM(Time Division Multiplxing) 버스 아키텍처 상에서 데이터 전송을 동기화하기 위한 회로 및 프로토콜에 관한 것이다.
정보 시스템(information system)은 근거리 통신 네트워크(LAN: Local Area Network) 구조에 기초를 둔 많은 수의 사용자를 가지는 분산 컴퓨터 시스템(distributed computer system)을 지원하는 중앙 메인 프레임 컴퓨터 시스템(centralized mainframe computer system)으로부터 개발되어왔다. 데스크탑 PC와 네트워크 서버를 위한 연산 처리 능력대 비용의 비율이 급격히 떨어짐에 따라, LAN 시스템은 비용 효율이 크게 높은 것임을 알게 되었다. 그 결과 LAN 및 LAN에 기초한 애플리케이션(application) 수가 크게 증가되어 왔다.
LAN의 대중성 증가에 관련하여 사용자에게 활용 가능한 보다 많은 자원(resources)을 만들어내기 위해, 원격 LAN, 컴퓨터 및 광역 네트워크(Wide Area Network: WAN)로의 기타 장비들간의 상호 연결에 있어서 잇따른 발전이 있어 왔다. 이는 LAN이 예를 들어, 기업간(즉 민간 소유의) 네트워크 내에서 프로세싱 노드간 데이터 파일의 전송에 사용되어질 뿐만 아니라 예를 들어, 공중 전화 네트워크 내에서 음성 및 영상신호의 전송에도 사용되어짐을 허용한다. 그런데, LAN 기간(backbone)은 단지 비교적 단거리용 고 대역폭 레이트(high bandwidth rate)로 사용자간에 데이터를 전송할 수 있다. 장거리간 기기를 서로 연결하기 위해 다른 통신 프로토콜들이 개발되어 왔다 이러한 것들은 특히 X.25, ISDN(Integrated Service Digital Network), 프레임 릴레이, ATM(Asynchronous Transfer Mode)을 포함한다.
파일 전송 및 음성을 포함하여 대부분의 데이터 전송은 랜덤한 인터벌로 버스트(burst)하게 일어난다. 대부분의 데이터 전송의 버스트 특성(bursty nature)은 전송 기기에 할당된 대역폭이 그의 피크 요구(peak demand)에 따라 결정될 경우에, 많은 대역폭이 데이터 버스트 간의 "무신호(silences)" 기간에서 소모된다는 것을 의미한다. 이 다양한 대역폭 문제는 다수 사용자의 처리율을 향상시키기 위해 통계적 멀티플렉싱(statistical multiplexing)을 사용하는 X.25, 프레임 릴레이 및 ATM에 의해 부분적으로 해결되었다.
프레임 릴레이 시스템과 ATM 시스템과 같은 서로 다른 프로토콜 디바이스 및 T1과 T3과 같은 서로 다른 속도 데이터 라인들 상호간에 통신하도록 허용하기 위해, 잘 알려진 인터페이스 호스트들이 서로 다른 디바이스간을 접속하기 위해 개발되어 왔다. 예를 들어, 프레임 릴레이 기반 네트워크로부터 또는 그러한 네트워크에 프레임 전송 및 수신을 위한 HDLC(High-level Data Link Control) 인터페이스와, ATM 기반 네트워크로부터 또는 그러한 네트워크에 셀 전송 및 수신을 위한 SAR(Segment And Reassembly) 인터페이스를 포함하는 프레임 릴레이/ATM 인터페이스들이 개발되어 왔다.
그래서 고속 기간네트워크를 통해 상호 통신하는 프레임 릴레이 디바이스들 및 ATM 디바이스와 같은 상호 연결된 다양한 프로토콜 디바이스가 혼재된 네트워크들을 흔히 볼 수 있다. 이 고속의 기간 네트워크에 액세스(access)하기 위해 디바이스 그룹 및(또는) 서브 네트워크로부터 전송된 저속 데이터를 수신하는 네트워크 주위에(또는 그 근처에) 통상 멀티플렉서를 구비하는 것이 실행된다.
이 액세스의(즉, 기간 네트워크의 활용) 유효 처리율(throughout)을 증가시키기 위해 일반적으로 액세스 콘센트레이터(concentrator)가 이러한 액세스 멀티플렉서와 대체된다. 액세스 멀티플렉싱외에도 액세스 콘센트레이터는 피크 액세스 대역폭(즉, 액세스 포트의 피크 집합 대역폭)을 허용하기 위해 실제로는 기간 회로(backbone circuit)에 소용되는 대역폭 피크를 초과하는 반도체 메모리를 사용한다. 이는 일반적인 환경하에서, 입력 라인들이 동시에 전송할 때, 모든 입력 라인이 동시에 전송을 하는 것이 아니라 짧은 시간 간격(즉, 통계적 멀티플렉싱)이 있다는 가정하에서 이루어져 왔다.
명목상 동일한 프리미티브(primitive) 주파수, 그러나 여전히 비동기적으로(즉, 거의 동기적) 동작하는 데이터 전송 링크를 포함하는 통신 네트워크는 유사 동기식(plesiochronous) 네트워크라고 불린다. 고정 프리미티브 주파수를 다중화하는데 스트릭트(strict) 또는 고정된 주파수 세트(set)를 사용하는 디지털 네트워크는 디지털 계위(digital hierarchy)라고 불린다. 유사 동기식 프리미티브의 디지털 계위는 유사 동기식 디지털 계위(PDH: Plesiochronous Digital Hierarchy)라고 불린다. PDH 네트워크는 통상적으로 모든 데이터 라인의 게이트가 베이스 레이트의 배수인 이산된 수(discrete number)의 고정 데이터 레이트를 포함한다. 예를 들어, 북미 방식에서는, T1 라인은 64Kbps의 24개의 베이직(DS0) 레이트 채널을 운반하며 T3 라인은 28(T1) 또는 672(DS0) DS3 레이트 채널을 운반한다. 다수의 T1 라인은 이에 따라 각 T1 라인이 각기 다른 클럭 스피드로 동작하면서 T3 라인으로 다중화될 수 있다. 서로 다른 프리미티브 데이터 레이트를 가진 네트워크의 다수의 소스들로부터 데이터 라인을 다중화하는 고유의 문제점을 극복하기 위해 PDH 네트워크는 통상적으로 세슘(cesium)과 같은 고정밀의 클럭을 사용한다.
다중화기, 스위치, 라우터, 브리지 등과 같은 많은 콘센트레이터 및 기타 통신 디바이스는 일 그룹의 입력 포트 디바이스로부터 수신된 입력 신호를 일 그룹의 출력 디바이스로 적절히 가게 하도록 디자인된 상호 연결 회로를 구비한다. 종종, 상기 상호 연결 회로는 다양한 개수의 인터페이스 라인(즉, 멀티-소스)으로부터 신호를 수신하고 복합된 집합 신호를 싱글 와이어 상으로 하나 또는 그 이상의 목적지로 가게 하는 다중화기의 형태를 취한다.
더욱이, 버스 라인 상으로 전송된 직렬 데이터는 통상적으로 그 이상의 프로세싱이 일어나기 전에 수신 인터페이스 내에 일시 저장된다. 수신 데이터 버퍼의 사이즈는 보통 착신 프레임의 사이즈에 의해 결정된다. 예를 들어, T1 인터페이스에서는, 상기 수신 버퍼가 상호 연결 버스 아키텍처로부터 수신된 193-비트 프레임의 전체 또는 심지어 다수의 연속되는 인스턴스(instance)를 저장하는 사이즈로 종종 만들어진다. 상기 수신 버퍼에 저장된 데이터 처리를 수행하는 프로토콜 프로세싱 엔진이 단지 32-비트 프로세서라 하더라도 이는 사실이다. 수신 데이터 버퍼가 더 커짐에 따라, 라인 인터페이스 카드가 더 커지고 복잡해진다.
따라서 이 기술 분야에서 비동기 프레임 데이터 스트림의 고속 데이터 다중화 및 역다중화를 수행하는 유사 동기식 통신 디바이스 내에 사용하기 위한 개선된 TDM 직렬 통신 및 동기화 기술의 필요성이 있다. 더욱이, 유사 동기식 디지털 계위 내에서 동기화된 데이터 전송에 연루된 복잡성을 최소화하는 동기화 회로 및 동기화 프로토콜의 필요성이 있다. 특히, 다수의 데이터 드라이버 및 다수의 데이터 수신기를 서로 연결하는 버스 아키텍처내에 필요한 클럭 라인의 수를 최소화하거나 없애는 동기화 회로 및 동기화 프로토콜의 필요성이 있다. 마지막으로, 직렬 TDM 매체(medium)를 통해 데이터를 전송하는 인터페이스 회로의 메모리 요구를 최소화하는 동기화 회로 및 동기화 프로토콜의 필요성이 있다.
상기 기술한 종래 기술의 결함들을 처리하기 위하여, 본 발명의 제1 실시예를 제공하면, 통신 디바이스에서 사용하기 위한 데이터 전송 시스템은, 1) 다수의 프레임 데이터 소스로부터 착신 데이터 프레임을 수신하는 기능을 하는 프레임 데이터 인터페이스 회로와, 2) 프레임 데이터 인터페이스 회로와 결합하고 그로부터 착신 데이터 프레임을 수신하며, 제1 선택된 착신 데이터 프레임을 다수개의 N-비트 데이터 필드로 나누며 다수개의 N-비트 데이터 필드 각각에 M-비트 제어 필드를 덧붙이는 기능을 하며, M-비트 제어 필드는 데이터 레코드를 포함하는 상기 제1 선택된 착신 데이터 프레임과 상기 각각의 N-비트 데이터 필드 및 상기 덧붙여진 M-비트 제어 필드와 관련되는 동기화 표식을 포함한다. 데이터 전송 시스템은 전송 버퍼와 결합하고 그로부터 데이터 레코드를 수신하며, 수신된 데이터 레코드 중 선택된 하나로부터 제1 선택된 착신 데이터 프레임을 재조합하며, 그 내의 동기화 표식으로부터 제1 선택된 착신 데이터 프레임과 관련된 타이밍 신호를 발생하는 기능을 하는 수신 버퍼를 더 포함한다.
본 발명의 제2 실시예에 따르면, 상기 제1 선택된 착신 데이터 프레임은 프레임 데이터 인터페이스 회로와 결합된 T1 라인으로부터 수신된 T1 프레임을 포함한다.
본 발명의 제3 실시예에 따르면, 상기 동기화 표식은 T1 프레임의 바운더리를 가리키는 프레임 마커를 포함한다.
본 발명의 제4 실시예에 따르면, 제1 선택된 데이터 레코드 내의 제1 M-비트 제어 필드는 상기 제1 선택된 데이터 레코드내 제1 N-비트 데이터 레코드 내 프레임 마커의 위치를 가리킨다.
본 발명의 제5 실시예에 따르면, 상기 동기화 표식은 동기식 잔여 타임 스탬프(synchronous residual time stamp)를 포함한다.
본 발명의 제6 실시예에 따르면, 상기 제1 선택된 착신 데이터 프레임은 프레임 데이터 인터페이스 회로와 결합된 T3 라인으로부터 수신된 T3 프레임을 포함한다.
본 발명의 제7 실시예에 따르면, 상기 프레임 데이터 인터페이스 회로에 의해 수신된 착신 데이터 프레임 중 적어도 하나는 제1 비트 데이터 레이트로 수신되며 프레임 데이터 인터페이스 회로에 의해 수신된 착신 데이터 프레임 중 적어도 하나는 제1 비트 레이트와 다른 제2 비트 데이터 레이트로 수신된다.
본 발명의 제8 실시예에 따르면, 상기 프레임 인터페이스 회로에 의해 수신된 착신 데이터 프레임은 T1 프레임과 T3 프레임을 포함한다.
상기한 바는 본 발명의 특징 및 기술적인 장점을 폭넓게 약술하였으므로, 이 기술 분야의 통상적인 지식을 가진 자는 다음의 발명의 상세한 설명을 보다 쉽게 이해할 수 있을 것이다. 본 발명의 추가의 장점 및 특징이 본 발명의 청구범위의 항목을 형성하며 하기에 설명될 것이다. 이 기술 분야에서 통상적인 지식을 가진 자는 본 발명과 동일한 목적들을 수행하기 위해 본 발명에 개시된 개념이나 실시예를 다른 구조들을 설계하거나 수정하기 위한 기반으로 쉽게 사용할 수도 있음을 인식하여야 한다. 또한 이 분야의 기술에서 그러한 균등적인 구조물이 본 발명의 가장 넓은 형태의 범위 및 사상에서 벗어나지 않음을 명확히 이해하여야 한다.
본 발명의 상세한 설명을 개진하기에 앞서서, 본 발명의 명세서 전반에 사용되는 특정한 단어(word)와 어구(phrase)의 정의를 진술하는 것이 좋을 것이다. "포함하다(include, comprise)"라는 용어는, 그 파생어는 물론이고, 한계가 없는 포함(inclusion)이라는 의미이다. "또는(or)"이라는 용어는 "그리고/또는(and/or)"의 의미를 포함한다. "~와 관련하여(associated with, associated therewith)"라는 어구는, 그 파생어는 물론이고, '~을 포함하다', '~에 포함되다, '~와 상호연결하다', '구비하다', '~에 구비되다', '~에(~와) 연결되다', '~에(~와) 결합되다', '~와 통신 가능하다', '~와 협력하다', '삽입하다', '병치하다', '~로 근사되다, '~에(~와) 구속되다', '가지다', '~의 특성을 가지다' 등의 의미일 수 있다. "컨트롤러(controller)"라는 용어는 적어도 하나의 동작을 제어하는 장치, 시스템 또는 그것들의 부분을 말하며, 그러한 장치는 하드웨어, 소프트웨어나 펌웨어(firmware), 또는 그것들 중 적어도 두개의 조합에 의하여 구현될 수 있다. 어떠한 특정한 콘트롤러와 관련된 기능은 근거리로든지 또는 원거리로든지 간에 중앙 집중되거나 분산될 수 있음을 유의하여야 한다. 특정 단어와 어구의 정의는 본 발명의 명세서 전반에 걸쳐 제공되며, 이 기술 분야에서 통상적인 기술에서 대부분의 경우가 아닐지라도, 많은 경우에 있어서, 그러한 정의들이 이후뿐만 아니라 종래에도 그러한 정의된 단어와 어구들의 사용을 적용함을 이해하여야 한다.
본 발명 및 그 장점의 이해를 보다 완벽하게 하기 위하여, 후속하는 발명의 상세한 설명은 첨부된 도면과 관련하여 언급되어지며, 여기에서 동일한 번호는 동일한 대상을 가리킨다.
도 1은 본 발명의 일 실시예에 따른 다수의 종단 사용자(end user)를 상호 연결하는 네트워크 인프라스트럭처의 일 예시도
도 2는 본 발명의 일 실시예에 따른 다수개의 데이터 수신기와 다수개의 데이터 드라이버를 서로 연결하기 위한 도 1에 도시된 액세스 콘센트레이터 내의 버스 인프라스트럭처의 일 예시도
도 3은 본 발명의 일 실시예에 따른 도 2에 도시된 액세스 콘센트레이터내의 액세스 포트와 프로토콜 변환 엔진 사이의 데이터 전송을 위한 TDM 프레임의 일 예시도
도 4는 본 발명의 일 실시예에 따른 데이터 동기화 및 클럭 복구 인터페이스의 일 예시도
도 5는 본 발명의 일 실시예에 따른 신호 콘센트레이터내의 데이터 전송 동작 흐름도
하기 기술되는 본 특허의 상세한 설명에서 본 발명의 특징을 나타내기 위해 사용되는 도 1에서 도 5와 다양한 실시예들은 본 발명의 범위를 어떠한 식으로든 한정하는 것으로 해석되어서는 안되며, 이는 단지 일 예를 나타내는 것이다. 본 발명의 특징부가 어떠한 적절하게 배치된 데이터 통신 기기에서 실현될 수 있음은 이 분야의 통상적인 기술수준에서 이해 될 수 있다.
하기 본 발명의 설명들은 이 분야에서 잘 알려진 액세스 콘센트레이터(access concentrator), T1 라인, T3 라인 등과 같은 전기 통신 시스템 및 회로와 ATM, 프레임 릴레이(frame relay), TDM(Time Division Multiplexing) 등과 같은 다수의 전기 통신 프로토콜들이 설명된다. 이러한 전기 통신 프로토콜, 시스템 및 회로와 관련된 부가의 상세들은 "NEWTON'S TELECOM DICTIONARY(Flatiron 발행, 1998년, 14번째 개정판)에 개시된다. "NEWTON'S TELECOM DICTIONARY"는 이하의 본 발명의 상세한 설명에 참고로서 완전히 설명되어 내용으로서 반영된다.
도 1은 예를 들어 프레임 릴레이 종단 사용자(end user)와 ATM 종단 사용자를 포함하는 다수의 종단 사용자를 연결하는 본 발명의 일 실시예에 따른 네트워크 인프라스트럭처(infrastructure)(100)의 일 예를 나타낸다. 네트워크 인프라스트럭처(100)는 ATM 사용자(121, 122), 프레임 릴레이 사용자(123, 124), 외부 ATM 네트워크(150) 및 외부 프레임 릴레이 네트워크(160)를 포함하는 다수의 기기간의 스위칭 접속을 제공하는 ATM 기간 네트워크(ATM backbone network)(102)를 가진다. ATM 사용자(121, 122) 각각은 ATM 셀 전송 및(또는) 수신을 할 수 있는 어떠한 장치를 가질 수 있다. 마찬가지로 프레임 릴레이 사용자(123, 124) 각각은 프레임 릴레이 데이터 프레임 전송 및(또는) 수신을 할 수 있는 어떠한 장치를 가질 수 있다.
ATM 기간 네트워크(101)의 고용량 최대 사용을 위해, 액세스 콘센트레이터(130)는 프레임 릴레이 사용자(123) 및 ATM 사용자(121)를 포함하는 다수의 소스(source)로부터 프레임 릴레이 셀 및 ATM 셀을 받는데 주로 사용된다. 액세스 콘센트레이터(AC: Access Consentrator)(130)는 다른 기기간에 프레임 릴레이 프레임을 ATM 셀로 변환하는 프레임 릴레이/ATM 인터페이스를 가진다. 이러한 변환된 ATM 셀과, ATM 기기로부터 수신된 ATM 셀들은 이후 서로 다중화되며, 이에 따라 액세스 콘센트레이터(130)의 출력은 비교적 많은 용량(volume)의 타이트하게 패킷된 ATM 셀을 가진다. 따라서, 액세스 콘센트레이터(130)는 많은 용량의 ATM 트래픽이 ATM 기간 네트워크(101)로 전송되는 것을 보장하게 된다.
도 1에 도시된 참조번호 123의 프레임 릴레이(FR: Frame Relay) 사용자 및 참조번호 120의 ATM 사용자를 포함하는 프레임 릴레이 사용자 및 ATM 사용자에게 액세스 콘센트레이터(130)를 연결하는 통신 라인은 일반적으로 T1 및 T3 라인을 가진다.
잘 알려진 바와 같이, T1 라인은 1.544Mbps 이상의 용량을 가진 디지털 전송라인이다. T1 회로는 각각 64Kbps 전송 속도의 24개 음성 신호들을 운반한다. 아날로그 음성신호는 PCM(Pulse Code Modulation)을 사용하여 초당 8000번의 비율로 샘플된다. 각각의 샘플은 8비트의 워드를 가지며, 그에 따라 8 x 8000 = 64Kbps DS0(Digital Service, level 0) 빌딩 블록(building block)을 생성한다. T1 상에 운반되는 24 음성 신호는 TDM 수단에 의한 싱글 비트 스트림(single bit stream)으로 결합된다. TDM 기술은 각각의 24 음성 신호(또는 채널)로부터 하나의 샘플(8 비트)과 프레이밍 비트(framing bit)라고 불리는 동기화 일 비트(one synchronization bit)를 포함하는 T1 프레임을 발생한다. 따라서, T1 프레임은 ( 8 x 24 ) + 1 = 193 비트를 가진다. T1 프레임은 샘플링 레이트(초당 8000)로 발생되며, T1 전송 레이트는 193 x 8000 = 1.544Mbps로 결정된다. T3 라인 또한 잘 알려져 있다. T3 라인은 44.736Mbps(통상적으로, "45Mbps"라고 불리는)의 레이트로 28 T1라인과 약간의 오버헤드(overhead) 데이터 비트를 운반한다.
액세스 콘센트레이터(130)내에서, T1, T3 입력 라인상의 비트 스트림은 적은 수의 고속 데이터 라인상으로 "컴팩트(compact)"되어, 액세스 콘센트레이터(130)의 출력상의 활용 가능한 ATM 대역폭 용도를 최대화 한다. 따라서, 직렬 입력 데이터 스트림은 서로 다른 레이트로, 그리고 데이터 전송이 없는 타임 갭(time gap)에 의해 구분된 데이터 버스트 내에서 수신된 후, 액세스 콘센트레이터(130)에 의하여 타임 갭이 거의 없는 단일한 고속 비트 스트림으로 출력되어 전송된다.
도 2는 본 발명의 일 실시예에 따른 다수개의 데이터 수신기와 다수개의 데이터 드라이버를 서로 연결하는 액세스 콘센트레이터(130) 내의 버스 인프라스트럭처(200)의 일 예를 나타낸다. 액세스 콘센트레이터(130)는 다수개의 액세스 포트(일 예로 210a, 210b, 210c)를 가지며, 특히 프로토콜 프로세싱 엔진(Protocol Processing Engine: 이하 PPE라 칭함)(220a, 220b, 220c)을 가진다. 액세스 포트(210a-c)는 T1 및(또는) T3 라인 입력으로부터 직렬 입력 데이터 스트림을 읽어들이고, 입력 데이터를 버퍼링하며, 이후 PPE(220a-c) 중 선택된 어느 하나에 버퍼링한 입력 데이터를 고 레이트로 전송한다. 액세스 포트(210a-c)에 의해 발생된 데이터 스트림은 PPE(220a-c)중 올바른 곳에 데이터 스트림을 가게 하는 어드레싱 정보를 포함한다. PPE(220a-c)는 액세스 포트(210a-c)로부터 받은 데이터를 프레임 릴레이와 같은 그 원래의 프로토콜로부터 ATM 기간 네트워크(101)에서 사용되는 ATM 프로토콜로 변환한다. 프로토콜 변환이 완료된 후에, PPE(220a-c)는 액세스 콘센트레이터(130)내의 다른 프로세싱 모듈(도시하지 않음)에 상기 변환된 데이터를 중계한다. 액세스 콘센트레이터(130)는 마지막으로 상기 변환된 데이터를 ATM 기간 네트워크(101)로 보낸다. 액세스 콘센트레이터(130)은 또한 ATM 기간 네트워크(101)로부터 ATM 데이터를 수신받고 수신받은 ATM 데이터를 PPE(220a-c)를 사용하여 역방향(reverse direction)으로 처리한다.
액세스 포트(210a-c)와 프로토콜 프로세싱 엔진(220a-c)을 서로 연결하는 버스 아키텍처는 TDM 데이터의 직렬 스트림을 운반하는 다수개의 싱글 소스- 멀티드롭(single source-multidrop) T3 라인을 가진다. 예를 들어, 참조번호 230의 버스 라인은 단지 하나의 소스, 즉 액세스 포트(210a)의 주 데이터 출력과, 액세스 콘센트레이터(130) 내의 일부 또는 모든 프로토콜 프로세싱 엔진의 입력상의 다수의 목적지(destination)(또는 드롭)와 연결된다. 마찬가지로, 참조번호 240의 버스라인은 단지 하나의 소스, 즉 액세스 포트(210b)의 주 데이터 출력과 다수의 목적지, 즉 일부 또는 아마도 모든 PPE(220a-c)의 입력과 연결된다. 최종적으로, 참조번호 250의 버스 라인은 단지 하나의 소스, 액세스 포트(210c)의 출력과 PPE(220a-c)의 입력상의 다수의 목적지와 연결된다.
상기한 버스 아키텍처는 싱글, 특히 분리된 드라이버(즉, 액세스 포트(210a-c)) 및 멀티드롭 수신기(PPE(220a-c))를 이용함으로 싱글 포인트 폴트(single point fault)에 최소한의 감도(sensitivity)를 제공한다. 이것은 단일 소스/멀티 드롭 아키텍처로 기술될 수 있다. 따라서 T3 버스 라인이 로직 1 레벨 또는 로직 0레벨로 고정되면, 이에 영향을 받은 액세스 포트(210) 및 대응된 T3 버스 라인은 남아 있는 액세스 포트 및 T3 라인 프로토콜 프로세싱 엔진으로 TDM 데이터 스트림을 전송하는 것을 막지 않을 것이다. 이러한 방식으로 상기 버스 아키텍처는 직렬 데이터 스트림의 STDM(Space and Time Division Multiplexing) 모두를 제공한다.
상기 버스 아키텍처는 액세스 포트(210a-c)와 PPE(220a-c) 사이에 M:N 형태(즉, 멀티 소스/멀티 드롭)로 결합되는 "백업(backup)" 버스라인(260)의 수단에 의해 더욱 견고해진다. 참조번호 260의 버스 라인은 모든 드라이버(즉 액세스 포트(210a-c))의 2차 데이터 출력 및 모든 수신기(즉, PPE(220a-c))의 2차 데이터 입력과 연결된다. 참조번호 230, 240 또는 250의 버스 라인과 같은 주 1:N 버스 라인 중 하나에 결함(fault)이 발생할 시에, 결함이 발생된 버스 라인과 연결된 액세스 포트는 수신기로 TDM 데이터 전송을 계속하기 위해 상기 백업 라인(260) 상으로 절체(switch)한다.
비록 백업 버스 라인(260)이 모든 드라이버의 스터브(stub)와 연결되고 그에 따라 반사(reflection)에 의해 야기되는 고 비트 에러 레이트를 감수하지만, 이는 백업 버스라인(260)에 의해 제공되는 부가적 견고함을 위해 수용할 만한 타협안이 된다. 백업 버스 라인(260)은 단지 주 버스 라인(230, 240 또는 250) 중 하나의 결합 이후에만 사용되며, 단지 결함이 있는 라인 드라이버 카드가 대체될 수 있을 때까지 소용된다. 본 발명의 일 실시예에서는 상기 드라이버, 액세스 포트(210a-c)는 전송 도중 리플렉션 및 에러를 최소화하기 위해 백업 버스 라인(260) 상에 보내지는 TDM 데이터 스트림의 전송 레이트를 정정 가능하다.
도 2에 도시되며 상기 기술된 버스 아키텍처는 액세스 포트(210a-c)의 출력과 PPE(220a-c) 상의 입력을 연결하는데 사용된다. 그런데, 액세스 포트(210a-c)와 PPE(220a-c)는 양방향(bidirectional) 디바이스이다. 이러한 상태에 따라, ATM 데이터는 ATM 기간 네트워크(101)로부터 전송되고, PPE(220a-c)내에서 적절한 프로토콜로 ATM 데이터를 다시 변환하는 프로세스가 이루어지고, 이후 액세스 포트(210a-c)로 전송된다. PPE(220a-c)의 출력으로부터 액세스포트(210a-c) 입력상으로 데이터 전송은, 도 2에 도시되며 상기 기술한 것과 유사한, "역방향" 버스 아키텍처 수단에 의해 수행된다. 그것은, 각각의 PPE(220a-c)의 하나의 출력은 1:N(싱글 소스/멀티 드롭) 형태의 T3 버스 라인 수단에 의해 모든 액세스 포트(210a-c)의 하나의 입력과 연결된다. 본 발명의 실시예에서, PPE(220a-c) 각각의 출력 상의 1:N 버스 라인은 실제적으로 이중 직렬(dual serial) T3 라인이며, 이에 따라 두배의 DS3 용량을 제공한다. 왜냐하면 이는 프로토콜 프로세싱 엔진(220a-c)의 출력 비트 레이트가 종종 액세스 포트(210a-c)의 출력 비트 레이트보다 높기 때문에 이루어진다. 따라서, 역방향 버스 아키텍처는 직렬 T3 라인을 사용한다.
도 2에 도시된 "전방향(forward direction)" 버스 아키텍처의 설명을 단순 명료하게 하기 위해, 그리고 역방향 아키텍처의 도시 및 상세한 설명은 중복되고 불필요할 수 있기 때문에 역방향 버스 아키텍처는 도 2에서 도시되지 않는다.
상기 상태에 따라, 액세스 콘센트레이터(130)는 프레임 릴레이 및 ATM 포맷을 포함하는 서로 다른 포맷으로 외부 사용자로부터, 그리고 ATM 기간 네트워크(101)로부터 데이터를 수신 받는다. 액세스 포트(210a-c) 중 어느 하나와 이와 대응된 PPE(220a-c) 목적지 사이에 전송되는 데이터 및 그 타이밍의 보전(integrity)을 유지하기 위해, 본 발명은 싱글 직렬 데이터 라인 상으로 다수의 동기하는 직렬 데이터 스트림의 통신 및 전달된 프레임 레이트의 우선순위 인식(priori knowledge)과 프레임 정보로부터 목적지에서 오리지널 소스 타이밍 복구를 위한 유일한 프로토콜을 제공한다. 본 발명은 6-비트 제어 필드(control field)에 의해 각각 증가되는 분리된 32-비트 데이터 필드로 수신한 데이터를 재 포맷(re-format)한다. 상기 6-비트 제어 필드는 액세스 포트(210a-c)에서부터 PPE(220a-c)로 프레임 펄스, 널 타임 슬롯 인디케이터(null time-slot indicatior), SRTS(Synchronous Residual Time Stamps) 인디케이터 등과 같은 어떠한 프로토콜 신호의 전송을 수행하기 위해 액세스 콘센트레이터(130)에 의해 사용된다.
도 3은 본 발명의 일 실시예에 따른 액세스 콘센트레이터(130)내의 액세스 포트(210)와 프로토콜 변환 프로세싱 엔진(220) 사이의 데이터 전송을 위한 TDM 프레임(300)의 일 예를 나타낸다. 데이터는 8-비트 프레임 마커(marker)(310), 28개의 타임 슬롯(321-348) 및 8-비트 체크 섬(check sum)(360)을 포함하는 1080-비트 TDM 프레임(300)으로 전송된다. 상기 도 3에 도시한 바와 같이, 타임슬롯 1에서 타임슬롯 28로 임의로 부호가 부여된 각각의 타임슬롯(321-348)은 38-비트 데이터 레코드(data record)를 가진다. 38-비트 데이터 레코드는 데이터 비트 D0-D31로 구성되는 32비트 데이터 필드와 제어 비트 C1-C6으로 구성되는 6비트 제어 필드를 포함한다.
다수의 외부 T1 및(또는) T3 라인으로부터 또는 ATM 기간 네트워크(101)로부터 액세스 콘센트레이터(130)에 의해 수신된 데이터는 액세스 포트(210) 및 PPE(220)에서 보다 작은 32-비트 데이터 필드로 나누어지고 6비트 제어 필드가 각 레코드에 덧붙여진다. 상기 제어 코드(제어 필드)는 인디케이터, 그중에서 특히 프레임 바운더리(frame boundary)의 위치, 멀티 프레임 바운더리, SRTS 인디케이터 등으로 사용된다.
6-비트 제어 코드는 64개의 가능한 이진 값을 가질 수 있다. 본 발명의 일 실시예에서는 상기 6-비트 제어 코드는 하기 표 1의 테이블에 따라 정의 된다.
테이블 1
십진코드 이진값 의미
0 000000 SDCi=0, 비-엠프티(non-empty) 레코드, 노 프레임 펄스1 000001~ ~ 멀티 프레임 마커 또는 데이터 레코드 내의 비트 위치32 10000033 100001 엠프티 데이터 레코드34 100010~ ~ 사용하지 않음62 11111063 111111 SDCi=1, 비-엠프티 레코드, 노 프레임 펄스
멀티 프레임 바운더리는 연속적인 데이터 기록 내의 연속적인 프레임 마커의 전송에 의해 가리켜질 수 있다. 상기 테이블 1의 직렬 데이터 채널(SDC: Serial Data Channel)은 SRTS 신호/값 통신을 위해 사용된다.
상기 기술된 프로토콜에 사용되는 38-비트 데이터 레코드는 최소 데이터 저장 요구와 이와 대립되는 대역폭 사이의 유효한 타협안(tradeoff)을 제공한다. 본 발명의 다른 일 실시예에서는 데이터 필드 및 제어 필드를 위한 사이즈가 변경될 수 있다. 예를 들어, 12-비트, 28-비트, 124-비트 또는 252-비트 데이터 필드가 주어질 수 있고, 또한 4-비트, 5-비트, 7-비트 또는 8-비트의 제어 필드가 또한 사용될 수 있다(즉, 설명을 위해 앞의 코드 실시예들의 사용은 N비트 코드를 최대 (2N-4) 비트의 데이터 필드 폭으로 억제한다). 6-비트 또는 7-비트 제어 필드를 사용하면서 124-비트 또는 252-비트로 데이터 필드를 증가시키는 것은 대역폭 효율을 증가시킬 것이나, 보다 큰 메모리 요구 및 증가된 레이턴시(latency)의 손실이 있다. 4-비트 또는 5-비트 제어 필드를 사용하면 12-비트, 20-비트, 24-비트 등으로 데이터 필드를 감소시키는 것은 메모리 요구를 최소화하고, 레이턴시를 줄이지만, 그에 따른 감소된 대역폭 효율의 손실이 있다.
도 4는 본 발명의 일 실시예에 따른 데이터 동기 및 클럭 복구 인터페이스(490)의 일 예를 나타낸다. 인터페이스(490)는 전기한 액세스 포트(210)와 PPE(220)사이와 같은 선택된 버스 라인을 통해 TDM 프레임(300)과 같은 TDM 프레임의 전송에 사용된다. 상기 인터페이스(490)는 액세스 포트 TDM 인터페이스(TIF: TDM InterFace)(440, 410), 프레이머(framer)(401,411), PPE TDM 인터페이스(TIF)(450, 460), AAL1 SAR(ATM Adaptation Layer 1 Segmentation And Reassembly) 콘트롤러(461)를 포함한다. 참조번호 400의 액세스 포트 TIF은 TDM OUT RX(수신) 버퍼(420), TDM IN TX(송신) 버퍼(403), "GAP 3 클럭"이라고 불리는 갭이 있는 클럭 프로세서를 더 포함한다. 참조번호 410의 액세스 포트 TIF는 TDM OUT RX 버퍼(412), TDM IN TX 버퍼(413)를 더 포함한다. 참조번호 450의 PPE TIF는 TDM OUT RX 버퍼(453), TDM IN TX 버퍼(452) 및 GAP 1 클럭을 더 포함한다. 끝으로, 참조번호 460의 PPE TIF는 TDM OUT RX 버퍼(463), TDM IN TX 버퍼(462) 및 GAP 2 클럭을 더 포함한다.
액세스 포트(210) 및 PPE(220)내의 버퍼 이름 중 "IN"이라는 용어는 외부 기기로부터 ATM 기간 네트워크(101)내로 상기 콘센트레이터(130)를 통해 데이터를 운반하는 데이터 경로를 확인하는데 통상적으로 사용된다. 그러므로, 프레이머(411)의 절반 부분과, TDM IN TX 버퍼(413), TDM IN RX 버퍼(463) 및 HDLC 콘트롤러(461)의 절반 부분이 "IN" 데이터 경로를 형성한다. 마찬가지로, 프레이머(401)의 절반 부분과, TDM IN TX 버퍼(403), TDM IN RX 버퍼(453) 및 AAL1 SAR 컨트롤러(451)의 절반 부분이 또한 "IN" 데이터 경로를 형성한다.
액세스 포트(210) 및 PPE(220)내의 버퍼 이름 중 "OUT"이라는 용어는 ATM 기간 네트워크(101)로부터 외부 기기로 상기 콘센트레이터(130)를 통해 데이터를 운반하는 데이터 경로를 확인하는데 통상적으로 사용된다. 그러므로, 프레이머(411)의 절반 부분과, TDM OUT RX 버퍼(412), TDM OUT TX 버퍼(462) 및 HDLC 콘트롤러(461)의 절반 부분이 "OUT" 데이터 경로를 형성한다. 마찬가지로, 프레이머(401)의 절반 부분과, TDM OUT RX 버퍼(402), TDM OUT TX 버퍼(452) 및 AAS1 SAR 콘트롤러(451)의 절반 부분이 "OUT" 데이터 경로를 형성한다.
프레이머(411)는 예를 들어, T3 라인 또는 8 T1 라인과 같은, 다수의 프레임 릴레이 착신(incoming) 라인으로부터 프레임된 데이터를 수신한다. 8 T1 라인의 경우에, 프레이머(411)는 각각의 T1라인으로부터 192-비트 프레임 데이터 및 프레임 펄스/비트를 검출한다. 프레이머(411)는 공동으로 표시된 출력 C와 같이 다수의 출력을 가진다. 복구된 프레임 데이터와 프레임 펄스는 프레이머(411)의 출력 C로부터 액세스 포트 TIF(410)내의 TDM IN TX 버퍼(413)로 전송되고, 명목상 1.544Mbps T1 클럭(8 T1 라인의 경우 8 클럭) 각각은 프레이머(411)의 출력 D로부터 출력된다. T3 라인의 경우에는, 프레이머(411)의 출력 C는 액세스 포트 TIF(410) 내의 TDM IN TX 버퍼(413)으로 싱글 T3 데이터를 보내고, 싱글 45Mbps T3 클럭은 프레이머(411)의 출력 D로부터 출력된다.
액세스 포트 TIF(410)은 프레이머(411)로부터 수신 받은 T1 및 T3 프레임 데이터(프레임 펄스/비트를 포함하는)를 TDM IN TX 버퍼(413)내의 32-비트 데이터 필드 내에 저장한다. 액세스 포트 TIF(410)는 또한 상기 테이블의 프로토콜 정의에 따라 각각의 32-비트 데이터 필드에 6-비트 제어 필드를 덧붙인다. 38-비트 데이터 레코드는 1080-비트 TDM 프레임(300)(도 3에 도시) 내로 분류된다. 1080-비트 TDM 프레임은 TDM IN TX 버퍼(413)에서부터 PPE TIF(460)내의 TDM IN RX 버퍼(463)로 버스라인들(230, 240, 250 또는 260)(도 2에 도시) 중 하나로 전송된다. "BUS CLUCK" 신호는 60Mbps 레이트로 TDM IN TX 버퍼(413) 및 TDM IN RX 버퍼(463)를 드라이브한다. 게다가, 프레임 펄스(FRAME PULSE) 신호는 각각의 1080-비트 TDM 프레임(300)의 끝(또는 시작)을 표시하기 위해 TDM IN TX 버퍼(413) 및 TDM IN RX 버퍼(463)에 제공된다.
TDM IN RX 버퍼(463)는 각각의 32비트 데이터 필드를 다시, 예를 들어 8 T1 라인을 위한 T1 프레임으로 재구성(reform)하거나 모든 32-비트 데이터 필드를 싱글 T3 프레임으로 재구성하게 된다. T1/T3 프레임은 이후 T1 데이터 프레임 또는 T3 데이터 프레임을 ATM 기간 네트워크(101)로 전송되는 ATM 셀로 변환하는 HDLC(461)의 입력 C로 보내어진다. 프레임 데이터는 GAP2 클럭에 제공되는 고속 클럭 신호(HIGH SPEED CLOCK)신호의 수단에 의해 TDM IN RX 버퍼(463)로부터 배출된다. 이 클럭은 프레이머(411)에 의해 수신된 T1 또는 T3 보다 조금 높은 클럭 레이트를 사용하여 그 자체로 TDM IN RX 버퍼(463) 내의 데이터를 약간 오버 샘플하게 된다. 예를 들어, 프레이머(411)가 1.544MHz, 레이트로 T1 라인을 수신받는다면 고속 클럭 신호는 1.55MHz의 값을 가질 것이다.
고속 클럭신호가 TDM IN RX 버퍼(463)가 프레이머(411) 및 TDM IN TX 버퍼(413)에 의해 채워지는 것보다 빠르게 이를 비움에 따라, TDM IN RX 버퍼(463) 내의 디지털 PLL(Phase Lock Loop)은 채널 데이터가 버스 상으로 도착되는 레이트보다 더 느리거나 더 빠른 클럭인가에 따라 각채널이 결정되는 것에 관련하여 버퍼의 "채워진(fill)" 상태를 모니터한다. 즉, 채널 채워진 상태는 디지털 PLL(DPLL)의 위상 에러 신호가 된다. 이것은 이후, 채널에 요구되는 값으로 고속 클럭을 효과적으로 감속하기 위해 HDLC(461)의 입력 D와 TDM IN RX 버퍼(463)에 제공되는 GAP 2 클럭 신호를 "갭(gap)"하는 GAP 2 클럭에 게이트 펄스 신호(gate pulse signal)를 보낸다. 각각의 GAP 2 클럭신호(8 T1 라인인 경우 8 클럭)에 주기적인 갭(버퍼의 채널 채워진 상태에 구속되는)을 삽입함에 의해, 다수의 T1 라인 데이터 프레임은 이후 정확히 동일한 1.544MHz 레이트로 프레이머(411)에 의해 상기 개개의 T1 데이터 프레임을 생성하는 HDLC(461)내로 개별적으로 전송된다.
역방향에서는, HDLC(461)은 ATM 기간 네트워크(101)로부터 데이터를 수신받고, 이를 다수의 출력, HDLC(461) 상에 공동으로 표시된 출력 A로 PPE TIP(460)내 TDM OUT TX 버퍼(462)로 보낸다. 상기 출력 A는 프레이머(411)에 접속된 출력 라인에 따라, 예를 들어, 8 T1 라인 데이터 스트림 환경 또는 T3 라인 데이터 스트림의 동일 환경을 포함할 수 있다. T1 라인의 경우에는, HDLC(461)과 TDM OUT TX 버퍼(462)의 입력 B는 인터널 비트 클럭(INTERNAL BIT CLOCK)으로 표시되는 고정밀의 1.544MHz 네트워크 클럭신호를 수신받는다. 이는, TDM OUT TX 버퍼(462) 내의 레지스터 내의 T1 데이터 클럭으로 사용된다.
T1 데이터는 도 3에 도시된 바와 같이, 1080-비트 TDM 프레임(300)의 두 개의 병렬 스트림 내로 TDM OUT TX 버퍼(462) 내에서 재 포맷된다. PPE(220)가 액세스 포트(210)에 고속 데이터로 데이터를 출력 할 수 있음에 따라, 1080-비트 TDM 프레임의 두 병렬 스트림은 TDM OUT TX 버퍼(462)로부터 역방향 버스 아키텍처내로 TMD OUT RX 버퍼(412)로 전송된다. 따라서 상기 도 2에 기재된 역방향 버스 아키텍처는 두 개의 DS3 신호 환경을 지원할 수 있다. TDM OUT RX 버퍼(412)와 프레이머(411)는 1.544MHz 인터널 비트 클럭 신호를 수신받고, 이를 예를 들어, 프레이머(411)내로 8 T1 라인 데이터 스트림을 전송하는데 사용한다. 프레이머(411)는 이후 상기 데이터를 외부 프레임 릴레이 사용자에게 다시 보낸다.
프레이머(401), TDM IN TX 버퍼(403), TDM IN RX 버퍼(453) 및 AAL1 SAR(451)을 예를 들어 8 T1 라인 또는 T3 라인으로부터 ATM 기간 네트워크(101)로 "인바운드(inbound)" 방향으로 데이터를 전송한다. 프레이머(401), TDM IN TX 버퍼(403), TDM IN RX 버퍼(453) 및 AAL1 SAR(451)은 상기한 대응되는 프레이머(411), TDM IN TX 버퍼(413), TDM IN RX 버퍼(463) 및 AAL1 SAR(461)의 동작과 동일한 방식으로 동작한다.
그런데, 프레이머(401), TDM IN TX 버퍼(403), TDM IN RX 버퍼(453) 및 AAL1 SAR(451)은 인터널 비트 클럭이 ATM 네트워크로부터 TDM 네트워크 내로 데이터 출력에 사용되지 않는 ATM 회선 에뮬레이션(CE: Circuit Emulation) 모드로 동작한다. 그대신, 오리지널 데이터 소스 클럭이 주파수-록(frequency-lock)된 출력 복제(output replica)는 소스로부터 끌어내진 정보를 사용하여 발생된다. 이는 데이터 소스/목적지 클럭이 인터널 비트 클럭으로부터 독립되는 것을 허용한다. 이를 위해 요구되는 프로세싱을 기술함에 있어, ATM 네트워크에 들어오고 나가는 완전한 데이터 경로를 생각할 필요가 있다.
상기 프로세스는 액세스 포트 TIF(400)내의 TDM IN TX 버퍼(403)로부터 시작한다. SRTS 코드 발생 프로세싱은 오리지널 소스 클럭을 재생성(regeneration)하기 위해 네트워크 내에서 요구되는 정보/코드를 끌어낸다. 필연적으로 이것은 소스 클럭과 로컬 네트워크 참조 클럭 간의 주파수 내의 즉각적 차이 측정과 이러한 차이를 운반하는 "코드(codes)" 발생을 수반한다. 이것은 전방향 버스 아키텍처의 액세스 포트(210)측 상에 TDM IN TX 버퍼(403) 내에서 이루어지고, 그 결과적인 제어 코드는 버스 아키텍처상으로 T1 라인(또는 T3 라인) 데이터와 같이 PPE(220)측으로 전송된다.
8 T1 라인(또는 T3 라인)으로부터 데이터 스트림은 프레이머(410) 출력 C로 출력되어 전송된다. T1/T3 데이터는 32-비트 데이터 필드들로 구분되고(break down) 6-비트 제어 필드는 TDM IN TX 버퍼(403)에 의해 덧붙여진다. 이러한 6-비트 제어 필드 중 어떤 것(즉, 선택된 코딩으로부터, 비-엠프티, 코드 워드를 운반하는 비-프레임(non-frame))은 또한 테이블 1에 나타난 바와 같이 SRTS 신호 정보를 운반하는 SDCi 비트를 가진다. 38-비트 데이터 레코드는 TDM IN TX 버퍼(403)에서부터 출력되어 버스 클럭(BUS CLOCK) 신호 및 프레임 펄스 신호를 사용하여 60MHz로 TDM IN RX 버퍼(453)로 전송된다.
TDM IN RX 버퍼(453)에 저장된 데이터 레코드는 예를 들어, 고속 클럭 신호에 의해 드라이브되는 8 GAP1 클럭에 의해 배출되어진다. 고속 클럭 신호가 TDM IN RX 버퍼(453)내 데이터 레코드를 조금 오버 샘플함에 따라, TDM IN RX 버퍼(453)는 상기 수신 클럭신호에 주기적 갭을 주기 위해 GAP1 클럭에 게이트 펄스(gate pulse)신호를 보낸다. 이에 따라 수신 T1 라인의 정확한 1.544Mbps 레이트로 유효 GAP1 클럭 레이트가 줄어든다. T1/T3 데이터는 T1/T3 데이터를 ATM 기간 네트워크(101)로 전송하는 AAL1 SAR(451)의 입력 C 상으로 수신된다. AAL1 SAR(451)은 ATM 셀의 AAL1 ATM 헤더를 형성하도록 SRTS 정보를 사용하며 ATM 셀을 ATM 기간 네트워크(101)로 전송한다.
"아웃바운드(outbound)" 방향에서, AAL1 SAR(451), TDM OUT TX 버퍼(452), TDM OUT RX 버퍼(402) 및 프레이머(401)는 ATM 기간 네트워크(101)에서부터 외부 ATM 사용자 디바이스에 결합된 T1 라인 및 T3라인으로 데이터를 전송한다. AAL1 SAR(451), TDM OUT TX 버퍼(452), TDM OUT RX 버퍼(402) 및 프레이머(401)는 인터널 비트 클럭 신호가 데이터 출력에 사용되지 않는다는 점을 제외하고 상기 기술된 대응되는 프레이머(411), TDM OUT TX 버퍼(412), TDM OUT RX 버퍼(462) 및 HDLC(461)의 동작과 동일한 방식으로 동작한다. 반대로, AAL1 SAR(451), TDM OUT TX 버퍼(452), TDM OUT RX 버퍼(402) 및 프레이머(401)는 "복구된(recovered)" 소스 클럭 신호가 SRTS(Synchronous Residual Time Stamp) 신호로부터 도출되는 ATM 회선 에뮬레이션(CE; Circuit Emulation) 모드로 동작한다. 상기 SRTS 신호는 ATM 기간 네트워크(101)를 거쳐 종단 사용자 소스 디바이스로부터, 또는 ATM 사용자(121)와 같은 외부 종단 사용자로부터 수신된다.
아웃바운드 방향에서, 소스 클럭 신호는 역방향 버스 아키텍처의 PPE TIF(450)측이거나 아니면 액세스 포트 TIF(400)측 상으로 SRTS 정보로부터 복구될 수 있다. 일 실시예로, TDM OUT TX 버퍼(452)는 AAL1 SAR(452)로부터 수신된 SRTS 정보를 추출하여 이를 1080-비트 프레임 정보의 일부로써 TDM OUT RX 버퍼(402)로 전송할 수 있다. TDM OUT RX 버퍼(402)내에서, 수신된 SRTS 정보는 이후 네트워크 기준 클럭 및 원래의 고객(customer) 소스 클럭을 재생성하기 위해 디지털 또는 아날로그 PLL(Phase Lock Loop)에 의해 사용된다.
대신에, AAL1 SAR(451)은 사용자 ATM 셀로부터 SRTS 정보를 복구하고 복구된 사용자 클럭 신호를 AAL1 SAR(451)의 출력 B상으로 출력한다. TDM OUT TX 버퍼(452)는 이후 단지 ATM 트래픽을 TDM OUT RX 버퍼(402)로 전송한다. TDM OUT RX 버퍼(402)는 이후 도 4에 도시된 바와 같이 오리지널 데이터 스트림 타이밍을 재생성하기 위해 GAP3 클럭을 사용할 수 있다. GAP3 클럭은 또한 오리지널 사용자 소스 클럭의 "평탄화(smoother)"(즉, 보다 적은 지터(jitter)가 있는) 버전(version)을 리제너레이션하기 위해 지터 감쇠기(jitter attenuator)를 통과하게 된다.
도 5는 본 발명의 일 실시예에 따른 신호 콘센트레이터(130) 내의 데이터 전송 동작을 나타낸 흐름도(500)이다. 상기 일 실시예의 데이터 전송은 프레임 데이터가 ATM 기간 네트워크(101) 또는 외부 프레임 릴레이 및(또는) ATM 사용자 디바이스로부터 신호 콘센트레이터(130)로 들어가는 일반화된 표지 상황이다.
먼저 네트워크 인프라스트럭처(100)와 같은 유사 동기식 디지털 계위 네트워크(plesiochronous digital hierarchy network)내의 다수의 소스로부터 수신된 착신 소스 데이터 프레임은 TDM IN TX 버퍼(403), TDM IN TX 버퍼(413), TDM OUT TX 버퍼(452), TDM OUT TX 버퍼(462) 중 어느 하나와 같은 소스 버퍼에 저장된다(501 동작 과정). 이후 저장된 착신 데이터 프레임은 32-비트 데이터 필드와 같은 보다 작은 N-비트 데이터 필드로 쪼개어(즉, 세그먼트로 나누어지는 등)진다(502 동작 과정).
상기 소스 버퍼는 각 N-비트 데이터 필드에 6 비트 제어 필드와 같은 M-비트 제어필드를 덧붙여 데이터 레코드를 형성한다. 여기에서 M-비트 제어 필드는 해당 N-비트 데이터 필드내의 타이밍 정보의 위치를 가리키거나 SRTS 정보를 갖는 N-비트 데이터 필드를 가리킨다(503 동작 과정). 소스 버퍼는 이후 데이터 레코드의 그룹을 TDM 프레임으로 조합한다(504 동작 과정). 소스 버퍼는 TDM 프레임을 TDM IN RX 버퍼(463), TDM IN RX 버퍼(453), TDM OUT RX 버퍼(412), TDM OUT RX 버퍼(402) 중 어느 하나와 같은 목적지 버퍼로 전송한다(505 동작 과정). 목적지 버퍼는 각 데이터 필드와 관련된 제어 필드를 이용하여 TDM 프레임 내 데이터 필드로부터 오리지널 소스 데이터 프레임을 재구성(reconstruct)하고, 각 소스 데이터 프레임과 관련된 클럭 신호/프레임 펄스/프레임 마커를 재생성한다(506 동작 과정).
상기에서 비록 본 발명이 상세하게 기술되었지만, 본 발명의 가장 넓은 형태의 사상 및 범위내에서 이 분야의 통상적인 기술내에서 다양한 변경, 대용 및 교체가 있을 수 있음을 이해하여야 한다.
상기한 바와 같이 본 발명은 유사 동기식 통신 디바이스 내에 사용할 수 있는 TDM 직렬 통신 및 동기화 기술을 제공한다. 특히, 본 발명은 유사 동기식 디지털 계위 내에서 동기화된 데이터 전송에 연루된 복잡성을 최소할 수 있으며, 다수의 데이터 드라이버 및 다수의 데이터 수신기를 서로 연결하는 버스 아키텍처내에 필요한 클럭 라인의 수를 최소화할 수 있으며, 직렬 TDM 매체를 통해 데이터를 전송하는 인터페이스 회로의 메모리 요구를 최소화할 수 있다.

Claims (20)

  1. 통신 디바이스에서 사용하기 위한 데이터 전송 시스템에 있어서,
    다수의 프레임 데이터 소스로부터 착신 데이터 프레임을 수신하는 기능을 하는 프레임 데이터 인터페이스 회로와,
    상기 프레임 데이터 인터페이스 회로와 결합하고 그로부터 상기 착신 데이터 프레임을 수신하며, 제1 선택된 착신 데이터 프레임을 다수개의 N-비트 데이터 필드들로 나누며, 상기 다수개의 N-비트 데이터 필드들 각각에 상기 제1 선택된 착신 데이터 프레임과 관련된 동기화 표식을 포함하는 M-비트 제어 필드를 덧붙이는 기능을 하며, 상기 각각의 N-비트 데이터 필드 및 상기 덧붙여진 M-비트 제어 필드는 데이터 레코드를 포함하는 전송 버퍼와,
    상기 전송 버퍼와 결합하고 그로부터 상기 데이터 레코드를 수신하며, 상기 수신된 데이터 레코드 중 선택된 하나로부터 상기 제1 선택된 착신 데이터 프레임을 재조합하며, 그 내의 동기화 표식으로부터 상기 제1 선택된 착신 데이터 프레임과 관련된 타이밍 신호를 발생하는 기능을 하는 수신 버퍼를 포함함을 특징으로 하는 데이터 전송 시스템.
  2. 제1항에 있어서, 상기 제1 선택된 착신 데이터 프레임은 상기 프레임 데이터 인터페이스 회로와 결합된 T1 라인으로부터 수신된 T1 프레임을 포함함을 특징으로 하는 데이터 전송 시스템.
  3. 제2항에 있어서, 상기 동기화 표식은 상기 T1 프레임의 바운더리를 가리키는 프레임 마커를 포함함을 특징으로 하는 데이터 전송 시스템.
  4. 제3항에 있어서, 제1 선택된 데이터 레코드 내의 제1 M-비트 제어 필드는 상기 제1 선택된 데이터 레코드내 제1 N-비트 데이터 레코드 내 상기 프레임 마커의 위치를 가리킴을 특징으로 하는 데이터 전송 시스템.
  5. 제1항에 있어서, 상기 동기화 표식은 동기식 잔여 타임 스탬프(synchronous residual time stamp)를 포함함을 특징으로 하는 데이터 전송 시스템.
  6. 제1항에 있어서, 상기 제1 선택된 착신 데이터 프레임은 상기 프레임 데이터 인터페이스 회로와 결합된 T3 라인으로부터 수신된 T3 프레임을 포함함을 특징으로 하는 데이터 전송 시스템.
  7. 제1항에 있어서, 상기 프레임 데이터 인터페이스 회로에 의해 수신된 상기 착신 데이터 프레임 중 적어도 하나는 제1 비트 데이터 레이트로 수신되며 상기 프레임 데이터 인터페이스 회로에 의해 수신된 상기 착신 데이터 프레임 중 적어도 하나는 상기 제1 비트 레이트와 다른 제2 비트 데이터 레이트로 수신됨을 특징으로 하는 데이터 전송 시스템.
  8. 제7항에 있어서, 상기 프레임 인터페이스 회로에 의해 수신된 상기 착신 데이터 프레임은 T1 프레임과 T3 프레임을 포함함을 특징으로 하는 데이터 전송 시스템.
  9. 신호 콘센트레이터에 있어서,
    다수의 프레임 데이터 소스로부터 착신 데이터 프레임을 수신하며 상기 다수의 프레임 데이터 소스로 발신 데이터 프레임을 전송하는 기능을 하는 프레임 데이터 인터페이스와,
    ATM 네트워크로부터 착신 ATM 셀을 수신하며 상기 ATM 네트워크로 발신 ATM 셀을 전송하는 기능을 하는 ATM 데이터 인터페이스와,
    상기 프레임 데이터 인터페이스 회로와 결합하고 그로부터 상기 착신 데이터 프레임을 수신하며, 선택된 착신 데이터 프레임을 다수개의 N-비트 데이터 필드로 나누며, 그로부터 각각 당 상기 다수개의 N-비트 데이터 필드 중 하나와 M-비트 제어 필드를 포함하는 다수개의 데이터 레코드를 발생하는 기능을 하며 상기 M-비트 제어 필드는 상기 선택된 착신 데이터 프레임 중 하나와 관련된 동기화 표식을 포함하게 되며, 상기 다수개의 데이터 레코드를 포함하는 복합 데이터 프레임을 발생하는 기능을 하는 전송 버퍼와,
    상기 전송 버퍼와 결합하고 그로부터 상기 복합 데이터 프레임을 수신하며, 상기 복합 데이터 프레임내 상기 다수개의 데이터 레코드로부터 상기 선택된 착신 데이터 프레임을 재조합하며, 상기 다수개의 데이터 레코드내의 상기 동기화 표식으로부터 상기 선택된 착신 데이터 프레임과 관련된 타이밍 신호를 발생하는 기능을 하는 수신 버퍼를 포함함을 특징으로 하는 신호 콘센트레이터.
  10. 제9항에 있어서, 상기 선택된 착신 데이터 프레임은 상기 프레임 데이터 인터페이스와 결합된 다수개의 T1 라인으로부터 수신된 다수개의 T1 프레임을 포함함을 특징으로 하는 신호 콘센트레이터.
  11. 제10항에 있어서, 상기 동기화 표식은 상기 다수개의 T1 프레임 중 하나의 바운더리를 가리키는 프레임 마커를 포함함을 특징으로 하는 신호 콘센트레이터.
  12. 제11항에 있어서, 제1 선택된 데이터 레코드 내의 제1 M-비트 제어 필드는 상기 제1 선택된 데이터 레코드내 제1 N-비트 데이터 레코드 내 상기 프레임 마커의 위치를 가리킴을 특징으로 하는 신호 콘센트레이터.
  13. 제9항에 있어서, 상기 동기화 표식은 동기식 잔여 타임 스탬프(synchronous residual time stamp)를 포함함을 특징으로 하는 신호 콘센트레이터.
  14. 제9항에 있어서, 상기 선택된 착신 데이터 프레임은 상기 프레임 데이터 인터페이스 회로와 결합된 T3 라인으로부터 수신된 다수개의 T3 프레임을 포함함을 특징으로 하는 신호 콘센트레이터.
  15. 제9항에 있어서, 상기 프레임 데이터 인터페이스에 의해 수신된 상기 착신 데이터 프레임 중 적어도 하나는 제1 비트 데이터 레이트로 수신되며 상기 프레임 데이터 인터페이스에 의해 수신된 상기 착신 데이터 프레임 중 적어도 하나는 상기 제1 비트 레이트와 다른 제2 비트 데이터 레이트로 수신됨을 특징으로 하는 신호 콘센트레이터.
  16. 제15항에 있어서, 상기 프레임 인터페이스에 의해 수신된 상기 착신 데이터 프레임은 T1 프레임과 T3 프레임을 포함함을 특징으로 하는 신호 콘센트레이터.
  17. 통신 디바이스에서 사용하기 위한 통신 디바이스의 입력 인터페이스로부터 통신 디바이스의 출력 인터페이스로 데이터 전송 방법에 있어서,
    다수개의 프레임 데이터 소스로부터 상기 입력 인터페이스 상으로 착신 데이터 프레임을 수신하는 과정과,
    상기 착신 데이터 프레임을 다수개의 N-비트 데이터 필드로 나누는 과정과,
    다수개의 N-비트 데이터 필드 중 하나와 상기 착신 데이터 프레임과 관련된 동기화 표식과 표식을 포함하는 M-비트 제어 필드를 각각 당 포함하는 다수개의 데이터 레코드를 발생하는 과정과,
    다수개의 데이터 레코드를 포함하는 복합 데이터 프레임을 발생하는 과정과,
    상기 복합 데이터 프레임을 상기 출력 인터페이스로 전송하는 과정과,
    상기 수신된 데이터 레코드의 선택된 하나로부터 상기 착신 데이터 프레임을 재조합하며, 그 내의 동기화 표식으로부터 상기 착신 데이터 프레임 중 적어도 하나와 관련된 타이밍 신호를 발생하는 과정을 포함함을 특징으로 하는 데이터 전송 방법.
  18. 제17항에 있어서, 상기 착신 데이터 프레임은 상기 입력 인터페이스와 결합된 다수개의 T1 라인으로부터 수신된 T1 프레임을 포함함을 특징으로 하는 데이터 전송 방법.
  19. 제18항에 있어서, 상기 동기화 표식은 적어도 하나의 T1 프레임의 적어도 하나의 바운더리를 가리키는 적어도 하나의 T1 프레임 마커를 포함함을 특징으로 하는 데이터 전송 방법.
  20. 제19항에 있어서, 제1 선택된 데이터 레코드 내의 제1 M-비트 제어 필드는 상기 제1 선택된 데이터 레코드내 제1 N-비트 데이터 레코드 내 상기 적어도 하나의 T1 프레임 마커의 위치를 가리킴을 특징으로 하는 데이터 전송 방법.
KR1019990060154A 1999-01-26 1999-12-22 티디엠 버스 동기화 신호 콘센트레이터와 데이터 전송시스템 및 그 방법 KR100342566B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US09/238,003 1999-01-26
US9/238,003 1999-01-26
US09/238,003 US6782007B1 (en) 1999-01-26 1999-01-26 TDM bus synchronization circuit and protocol and method of operation
CNB001011987A CN1135778C (zh) 1999-01-26 2000-01-25 时分多路复用总线同步信号集中器、数据传输系统和方法

Publications (2)

Publication Number Publication Date
KR20000052546A true KR20000052546A (ko) 2000-08-25
KR100342566B1 KR100342566B1 (ko) 2002-07-04

Family

ID=33160312

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990060154A KR100342566B1 (ko) 1999-01-26 1999-12-22 티디엠 버스 동기화 신호 콘센트레이터와 데이터 전송시스템 및 그 방법

Country Status (4)

Country Link
US (1) US6782007B1 (ko)
JP (1) JP2000224199A (ko)
KR (1) KR100342566B1 (ko)
CN (1) CN1135778C (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6650660B1 (en) * 1999-07-27 2003-11-18 Pluris, Inc. Apparatus and method for synchronization of multiple data paths and recovery from lost synchronization
US6898213B1 (en) * 2000-10-16 2005-05-24 Iprad Ltd. Circuit emulation service (CES) over IP
US8271672B1 (en) 2001-08-31 2012-09-18 Juniper Networks, Inc. Guaranteed bandwidth memory apparatus and method
US7698454B1 (en) * 2001-11-26 2010-04-13 Juniper Networks, Inc. Interfacing with streams of differing speeds
US7558260B2 (en) * 2003-03-07 2009-07-07 Optimum Communication Services, Inc. Byte-timeslot-synchronous, dynamically switched multi-source-node data transport bus system
US7535894B2 (en) * 2003-02-26 2009-05-19 Nokia Corporation System and method for a communication network
JP4207912B2 (ja) * 2005-03-24 2009-01-14 セイコーエプソン株式会社 データ転送制御装置及び電子機器
CN1848715B (zh) * 2005-04-05 2010-06-16 中兴通讯股份有限公司 实现同步串行数据在tdm网透传的方法、系统及处理装置
TWI301369B (en) 2005-09-16 2008-09-21 Hon Hai Prec Ind Co Ltd A system and method for handing incoming call in dual mode phone
US7787484B2 (en) * 2006-05-29 2010-08-31 Freescale Semiconductor, Inc. Method for transmitting data from multiple clock domains and a device having data transmission capabilities
US8238333B2 (en) * 2006-05-29 2012-08-07 Freescale Semiconductor, Inc. Method for transmitting data and a device having data transmission capabilities
US7986713B2 (en) * 2006-12-09 2011-07-26 Mark Henrik Sandstrom Data byte load based network byte-timeslot allocation
JP5047607B2 (ja) * 2006-12-26 2012-10-10 パナソニック株式会社 ストリーム記録装置、ストリーム記録方法、記録システム、および記録再生システム
US8804760B2 (en) * 2008-06-12 2014-08-12 Mark Henrik Sandstrom Network data transport multiplexer bus with global and local optimization of capacity allocation
US8619821B2 (en) 2011-03-25 2013-12-31 Invensense, Inc. System, apparatus, and method for time-division multiplexed communication
CN103988452A (zh) 2011-09-22 2014-08-13 航空网络公司 用于时钟信号同步的系统和方法
EP2645257A3 (en) * 2012-03-29 2014-06-18 Prelert Ltd. System and method for visualisation of behaviour within computer infrastructure
US10146732B2 (en) * 2013-01-22 2018-12-04 Apple Inc. Time-division multiplexed data bus interface
US20160350002A1 (en) * 2015-05-29 2016-12-01 Intel Corporation Memory device specific self refresh entry and exit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4208650A (en) * 1978-01-30 1980-06-17 Forney Engineering Company Data transmission system
US5204882A (en) * 1990-12-14 1993-04-20 Bell Communications Research, Inc. Service clock recovery for variable bit rate services
US5533017A (en) * 1994-05-02 1996-07-02 Advanced Micro Devices, Inc. Line interface device for fast-packet switching network
JPH07307737A (ja) * 1994-05-11 1995-11-21 Fujitsu Ltd Ａｔｍ−ｕｎｉ・ｌａｎ間通信方法及び通信装置
JP2868416B2 (ja) * 1994-08-11 1999-03-10 日本電気株式会社 Ａｔｍセル転送方式
US5619500A (en) * 1994-09-01 1997-04-08 Digital Link Corporation ATM network interface
JPH09270797A (ja) * 1996-03-29 1997-10-14 Nec Corp 等時性データのセル転送方式
US6122281A (en) * 1996-07-22 2000-09-19 Cabletron Systems, Inc. Method and apparatus for transmitting LAN data over a synchronous wide area network
KR19990004964A (ko) * 1997-06-30 1999-01-25 유기범 Atm 교환기의 프레임 릴레이 가입자 정합장치
DE19757195A1 (de) * 1997-12-22 1999-06-24 Philips Patentverwaltung Verfahren zum Übertragen eines asynchronen Datenstroms über einen synchronen Datenbus, sowie Schaltungsanordnung zur Durchführung des Verfahrens
JP3751432B2 (ja) * 1998-02-02 2006-03-01 三菱電機株式会社 データ伝送システム
US6473430B2 (en) * 1998-06-03 2002-10-29 Samsung Electronics Co., Ltd. Systems and methods for connecting frame relay devices via an ATM network using a frame relay proxy signaling agent

Also Published As

Publication number Publication date
KR100342566B1 (ko) 2002-07-04
CN1296347A (zh) 2001-05-23
JP2000224199A (ja) 2000-08-11
CN1135778C (zh) 2004-01-21
US6782007B1 (en) 2004-08-24

Similar Documents

Publication Publication Date Title
KR100342566B1 (ko) 티디엠 버스 동기화 신호 콘센트레이터와 데이터 전송시스템 및 그 방법
KR100567326B1 (ko) Ｓｏｎｅｔ／ｓｄｈ, ｐｄｈ, 그리고 이더넷 신호의 통합스위칭/전달 장치 및 그 방법
US6240087B1 (en) OC3 delivery unit; common controller for application modules
US5521928A (en) Time slot exchanger mechanism in a network for data communication having isochronous capability
EP1052794B1 (en) Protocol independent sub-rate device
US5940456A (en) Synchronous plesiochronous digital hierarchy transmission systems
JP3539747B2 (ja) スイッチング機構における等時性データのローカルループバック
WO2018133402A1 (zh) 业务的传输方法、网络设备及网络系统
US6038226A (en) Combined signalling and PCM cross-connect and packet engine
US20030227943A1 (en) Communicating synchronous TDM signals across a packet-oriented network
US20010002199A1 (en) System and associated method for the synchronization and control of multiplexed payloads over a telecommunications network
US6285673B1 (en) OC3 delivery unit; bus control module
JPH0669941A (ja) ローカル・エリア・ネツトワーク用ハブ装置
US6195346B1 (en) Method and system for processing an HDLC message
JP3299749B2 (ja) デジタル送信ネットワーク用のネットワークインターフェイス方法及びネットワークインターフェイス
US6363078B1 (en) OC-3 delivery unit; path verification method
US20080219669A1 (en) SDH/SONET Convergent Network
EP0156213A2 (en) Apparatus and method for providing a transparent interface across a satellite communications link
JPH10209995A (ja) 伝送装置
JP3220810B2 (ja) 多重データリング伝送装置
US6389013B1 (en) OC3 delivery unit; low level maintenance bus
US6608844B1 (en) OC-3 delivery unit; timing architecture
US20020154647A1 (en) Frame handler for high-speed fiber optic communication interface
US6836486B2 (en) Switching of low order data structures using a high order switch
US6490294B1 (en) Apparatus and method for interconnecting isochronous systems over packet-switched networks

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080513

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee