KR20000050741A - 반도체 메모리의 기판전압 발생회로 - Google Patents

반도체 메모리의 기판전압 발생회로 Download PDF

Info

Publication number
KR20000050741A
KR20000050741A KR1019990000818A KR19990000818A KR20000050741A KR 20000050741 A KR20000050741 A KR 20000050741A KR 1019990000818 A KR1019990000818 A KR 1019990000818A KR 19990000818 A KR19990000818 A KR 19990000818A KR 20000050741 A KR20000050741 A KR 20000050741A
Authority
KR
South Korea
Prior art keywords
inverting terminal
pulse
charge pump
voltage
transfer gate
Prior art date
Application number
KR1019990000818A
Other languages
English (en)
Other versions
KR100518240B1 (ko
Inventor
진승언
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR10-1999-0000818A priority Critical patent/KR100518240B1/ko
Publication of KR20000050741A publication Critical patent/KR20000050741A/ko
Application granted granted Critical
Publication of KR100518240B1 publication Critical patent/KR100518240B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리의 기판전압 발생회로에 관한 것으로, 종래에는 내부회로의 고속동작시나 버퍼 동작과 같이 기판전압의 변동이 심한 액티브시와 기판전압의 변동이 적은 스탠바이시 구분을 위해 용량이 서로 다른 기판전압 발생기를 각각 사용함에 따라 기판전압(VBB)을 생성하기 위하여 적은 파워를 소모하면서 안정적인 기판전압(VBB)을 얻기 어려운 문제점이 있었다. 따라서 본 발명은 링 발진기(10)와, 구동부(11)와, 차지펌프(12)로 구성된 기판전압 발생회로에 있어서, 비반전단자로는 VCC전압을 공급하고, 반전단자로 인가되는 제어신호(CON1)에 따라 상기 구동부(11)에서 출력되는 펄스를 그대로 차지펌프(12)로 전송하거나 펄스의 진폭을 줄여 전송하도록 하는 전송 게이트(13)를 더 포함하여 구성하여, 차지펌프의 모스 커패시터로 인가되는 발진펄스의 진폭을 변화시킬 수 있도록 하여 메모리 동작중 VBB변동이 심한 구간과 변동이 적은 구간에 알맞게 펌핑할 수 있도록 한 효과가 있다. 또한 전원전압의 과도한 상승시 펄스진폭을 줄여주어 차지펌프가 과도하게 VBB전원을 하강시키는 것을 막도록 한 것이다.

Description

반도체 메모리의 기판전압 발생회로{CIRCUIT FOR GENERATING SUBSTRATE VOLTAGE OF SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리에서 사용하는 기판전압(VBB)을 발생시키기 위한 반도체 메모리의 기판전압 발생회로에 관한 것으로, 특히 펌프 커패시터에 인가되는 펄스의 진폭을 VBB변동이 심한 구간과 변동이 적은 구간으로 구분하여 제공함으로써 별도의 펌핑능력을 갖는 VBB발생기를 동시에 구현할 수 있도록 한 반도체 메모리의 기판전압 발생회로에 관한 것이다.
도 1은 종래 반도체 메모리의 기판전압 발생회로에 대한 구성도로서, 이에 도시된 바와같이, 일정한 발진 펄스(OSC)를 발생시키는 링 발진기(10)와, 상기에서 발생된 발진 펄스(OSC)를 버퍼링하고 그 버퍼링된 펄스(OSCDRV)를 출력시키는 구동부(11)와, 상기 구동부(11)에서 구동된 펄스(OSCDRV)를 펌핑시켜 기판전압을 만드는 차지 펌프(12)로 구성된다.
이와같이 구성된 종래기술에 대하여 상세히 설명하면 다음과 같다.
홀수개의 인버터로 구성된 링 발진기(10)에서 발진 펄스(OSC)를 출력시키면, 이를 구동부(11)에서 입력받아 버퍼링을 행한다.
이렇게 버퍼링된 펄스(OSCDRV)를 구동부(11)가 차지펌프(12)로 제공한다.
그러면 상기 차지펌프(12)의 모스 커패시터(C1)가 충전되고, 이렇게 모스 커패시터(C1)가 충전될 때 항상 턴온되어 있는 트랜지스터(Q1,Q2)에 의해 기판전압(VBB)은 하강하게 된다.
도 2는 액티브 구간(ACTIVE)과 스탠바이 구간(STANDBY)에 각각 다른 기판전압 발생기를 사용하는 경우를 도시한 것으로, 스탠바이용 기판전압 발생기(21)는 액티브용 기판전압 발생기(22) 보다 차지펌프의 능력이 작도록 설계되는데, 이것은 스탠바이시 기판의 변동이 액티브 구간보다 적기 때문이다.
그러나 상기에서와 같은 종래기술에 있어서, 내부회로의 고속동작시나 버퍼 동작과 같이 기판전압의 변동이 심한 액티브시와 기판전압의 변동이 적은 스탠바이시 구분을 위해 용량이 서로 다른 기판전압 발생기를 각각 사용함에 따라 기판전압(VBB)을 생성하기 위하여 적은 파워를 소모하면서 안정적인 기판전압(VBB)을 얻기 어려운 문제점이 있고, 특히 외부전원 상승시 과도 펌핑이 문제가 된다.
따라서 상기에서와 같은 문제점을 해결하기 위한 본 발명의 목적은 차지펌프의 모스 커패시터에 인가되는 발진펄스의 진폭을 변화시킬 수 있도록 한 반도체 메모리의 기판전압 발생회로를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리의 동작중 VBB변동이 심한 구간과 변동이 적은 구간에 맞는 진폭을 조절하여 제공함으로써, 별도의 펌핑능력을 갖도록 한 반도체 메모리의 기판전압 발생회로를 제공함에 있다.
본 발명의 또 다른 목적은 전원전압의 과도한 상승시 펄스진폭을 줄여주어 차지펌프가 과도하게 VBB전원을 하강시키는 것을 방지하도록 한 반도체 메모리의 기판전압 발생회로를 제공함에 있다.
도 1은 종래 반도체 메모리의 기판전압 발생회로도.
도 2는 종래 액티브 구간과 스탠바이 구간에 각각 다른 기판전압 발생기 사용하는 경우를 도시한 실시예.
도 3은 본 발명 반도체 메모리의 기판전압 발생회로에 대한 제1실시예.
도 4는 본 발명 반도체 메모리의 기판전압 발생회로에 대한 제2실시예.
도 5는 본 발명 반도체 메모리의 기판전압 발생회로에 대한 제3실시예.
도 6은 도 3에 대한 각 부의 신호 파형도.
도 7은 도 4에 대한 각 부의 신호 파형도.
도 8은 도 5에 대한 각 부의 신호 파형도.
*** 도면의 주요부분에 대한 부호의 설명 ***
10 : 링 발진기 11 : 구동부
12 : 차지펌프13 : 전송게이트
14 : 전압 선택부15 : VCC전원 감지부
C1 : 모스 커패시터I1 : 인버터
상기 목적을 달성하기 위한 본 발명은 링 발진기와, 구동부와 차지펌프로 구성된 기판전압 발생회로에 있어서, 비반전단자로는 전원단자를 연결하고, 반전단자로는 제어단자를 연결하여, 상기 제어단자로 인가되는 신호에 따라 상기 구동부의 출력전압을 조절하여 상기 차지펌프로 제공하도록 하는 전송 게이트를 더 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면에 의해 상세히 살펴보면 다음과 같다.
도 3은 본 발명 반도체 메모리의 기판전압 발생회로에 대한 제1실시예로서, 이에 도시한 바와같이, 일정한 발진 펄스(OSC)를 발생시키는 링 발진기(10)와, 상기에서 발생된 발진 펄스(OSC)를 버퍼링하고 그 버퍼링된 펄스(OSCDRV)를 출력시키는 구동부(11)와, 상기 구동부(11)에서 출력되는 펄스를 그대로 전송하거나 진폭을 줄여 출력시키는 전송 게이트(13)와, 상기 전송 게이트(13)에서 진폭이 조절된 펄스를 펌핑시켜 필요로 하는 기판전압을 생성하여 출력시키는 차지펌프(12)로 구성한다.
도 4는 본 발명 반도체 메모리의 기판전압 발생회로에 대한 제2실시예로서, 이에 도시한 바와같이, 일정한 발진 펄스(OSC)를 발생시키는 링 발진기(10)와, 상기에서 발생된 발진 펄스(OSC)를 버퍼링하고 그 버퍼링된 펄스(OSCDRV)를 출력시키는 구동부(11)와, 반전단자로 인가되는 제1제어신호(CON1)에 따라 상기 구동부(11)에 출력되는 펄스의 진폭을 조절하여 출력시키는 전송 게이트(13)와, 상기 전송 게이트(13)에서 출력되는 펄스를 펌핑시켜 필요로 하는 기판전압을 생성하는 차지펌프(12)와, 기판의 변동이 심한 액티브 구간과 변동이 심하지 않는 스탠바이 구간에 맞추어 상기 차지펌프의 펌핑동작을 조절시키기 위한 제2제어신호(CON2)를 상기 전송 게이트(13)의 비반전단자로 제공하는 전압 선택부(14)로 구성한다.
도 5는 본 발명 반도체 메모리의 기판전압 발생회로에 대한 제3실시예로서, 이에 도시한 바와같이, 일정한 발진 펄스(OSC)를 발생시키는 링 발진기(10)와, 상기에서 발생된 발진 펄스(OSC)를 버퍼링하고 그 버퍼링된 펄스(OSCDRV)를 출력시키는 구동부(11)와, 반전단자로 인가되는 제1제어신호(CON1)에 따라 상기 구동부(11)에 출력되는 펄스의 진폭을 조절하여 출력시키는 전송 게이트(13)와, 상기 전송 게이트(13)에서 출력되는 펄스를 펌핑시켜 원하는 기판전압을 생성하는 차지펌프(12)와, 외부전원의 레벨에 따라 상기 전송 게이트(13)의 제어신호(CON)를 제어하는 VCC전원 감지부(15)로 구성한다.
이와같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.
도 3의 링 발진기(10)에서 일정한 펄스(OSC)를 발생시키면, 이를 구동부(11)에서 입력받아 사용가능하도록 도 6의 (a)에서와 같이 버퍼링하고, 이 버퍼링한 펄스(OSCDRV)를 전송 게이트(13)로 제공한다.
이때 기판의 변동이 심한 액티브 구간에서는 도 6의 (b)에서와 같이 로우상태의 제어신호(CON1)를 반전단자로 인가한다.
그리고 상기 전송 게이트(13)의 비반전단자에는 VCC전원이 계속해서 입력되어 있는 상태이므로, 엔모스 트랜지스터(MN1)은 계속해서 온상태가 된다.
상기 전송 게이트(13)의 반전단자로 로우상태의 제어신호(CON1)를 인가함에 따라 피모스 트랜지스터(MP1)도 턴온된다.
따라서 상기 구동부(11)로 부터 제공되는 구동펄스(OSCDRV)는 도 6의 (c)에서와 같이 그대로 전송 게이트(13)를 통과하여 NA노드에 걸리게 된다.
그리고, 리프레쉬 회로만 동작하는 스탠바이 구간에서 전송 게이트(13)의 반전단자로 도 6의 (b)에서와 같이 하이상태의 제어신호(CON1)를 제공하면, 상기 피모스 트랜지스터(MP1)가 턴오프상태가 되어 노드 NA에는 도 6의 (c)에서와 같이 VCC-VT의 진폭으로 줄어들게 된다. 여기서 VT는 전송게이트(13)의 엔모스 트랜지스터(MN1)의 드레쉬홀드 전압이다.
따라서 구간A에서 노드 B는 펌핑동작을 하는 동안 VT-VCC의 진폭을 갖게 되고, 구간 B에서 노드 B는 펌핑동작을 하는 동안 2VT-VCC의 진폭을 갖게 된다.
결국 스탠바이 구간에서 액티브 구간에서 보다 펌핑 억제 효과가 나타난다.
그리고, 도 4와 도 7에 의거하여 제2실시예에 대하여 살펴보면, 구동부(11)에서 도 7의 (a)에서와 같이 버퍼링 펄스(OSCDRV)를 전송 게이트(13)로 제공할 때, 액티브 구간에서는 도 7의 (b)에서와 같이 로우상태의 제1제어신호(CON1)와 제2제어신호(CON2)를 인가한다.
로우상태의 제2제어신호(CON2)는 인버터(I1)를 통해 반전되므로, 노드 N1에는 하이상태가 된다.
따라서 제1전송게이트(TG1)는 온되고, 제2전송게이트(TG2)는 오프된다.
상기 제1전송게이트(TG1)가 온됨에 따라 VCC전원이 노드 N2를 거쳐 전송게이트(13)의 비반전단자에 걸리게 된다.
따라서 상기 전송게이트(13)의 피모스 및 엔모스 트랜지스터(MP1)(MN1)가 모두 턴온되어 노드 NA에는 구동부(11)로 부터 제공되는 구동펄스(OSCDRV)는 도 7의 (d)에서와 같은 펄스가 나타난다.
그리고, 리프레쉬 회로만 동작하는 스탠바이 구간에서 도 7의 (b)에서와 같이 하이상태의 제1제어신호(CON1)와 도 7의 (c)에서와 같이 로우상태의 제2제어신호(CON2)를 인가한다.
상기 로우상태의 제2제어신호(CON2)에 의해서 전송게이트(13)의 비반전단자에는 VCC전원이 인가되고, 하이상태의 제1제어신호(CON1)에 의해 상기 전송게이트(13)의 피모스 트랜지스터(MP1)는 오프상태가 되므로 노드 NA에는 도 7의 (d)에서와 같이 VCC-VT의 진폭으로 줄어들게 된다.
이와같은 상태에서 스탠바이 구간이 다음 동작을 대기하기만 하는 경우에는 도 7의 (c)의 구간 C에서와 같이 제2제어신호(CON2)가 로우상태에서 하이상태로 바뀌게 된다.
그러면 인버터(I1)에 의해 반전되어 노드 N1에 로우상태가 된다.
상기 로우상태의 신호에 의해 제1전송게이트(TG1)는 오프되고, 제2전송게이트(TG2)가 온되므로 노드 N2에는 기준전압(VREF)가 걸리게 되고, 이 기준전압(VREF)은 전송게이트(13)의 비반전단자로 인가된다.
따라서 전송게이트(13)를 거쳐 노드 NA에 걸리는 전압은 도 7의 (d)에서와 같이 VREF-VT가 된다.
여기서 VREF는 VCC-VT보다 낮은 기준전압이다.
그리고, 도 5와 도 8에 의거하여 제3실시예에 대하여 살펴보면, 반도체 메모리는 외부전원이 3.3V를 기준으로 3.0V에서 3.6V 사이에서 변화할 수 있다.
만일 외부전원이 3.6V 이상이면, 도 5의 구동부(11)에서 출력되는 구동펄스(OSCDRV)의 진폭이 3.6V 이상의 진폭을 가지므로 차지펌프(12)의 과도한 펌핑을 유발한다.
따라서 이 경우 VCC전원 감지부(15)에서 도 8의 (b)에서와 같은 하이상태의 출력신호(OUT)를 전송게이트(13)의 반전단자로 공급한다.
그러면 상기 전송게이트(13)의 피모스 트랜지스터(MP1)는 오프되고, 엔모스 트랜지스터(MN1)가 온되므로 구동부(11)의 출력펄스(OSCDRV)에 엔모스 트랜지스터(MN1)의 드레쉬홀드 전압(VT)만큼 감소된 전압, 즉 도 8의 (c)에서와 같은 VCC-VT전압이 차지펌프(12)가 인가된다.
따라서 상기 차지펌프(12)의 과펌핑을 억제한다.
그리고 외부전원이 3.6V 이하인 경우에는 전송게이트(13)의 반전단자로 로우신호(OUT)를 제공하여 피모스 트랜지스터(MP1)를 온시킨다.
따라서 차지펌프(12)로 구동부(11)에서 출력되는 구동펄스(OSCDRV)를 그대로 차지펌프(12)로 제공한다.
이상에서와 같은 동작에 의해 차지펌프(12)의 모스 커패시터(C1)에 인가되는 발진펄스의 진폭을 변화시켜 제공할 수 있도록 한다.
이상에서 상세히 설명한 바와같이 차지펌프의 모스 커패시터로 인가되는 발진펄스의 진폭을 변화시킬 수 있도록 하여 메모리 동작중 VBB변동이 심한 구간과 변동이 적은 구간에 알맞게 펌핑할 수 있도록 한 효과가 있다. 또한 전원전압의 과도한 상승시 펄스진폭을 줄여주어 차지펌프가 과도하게 VBB전원을 하강시키는 것을 막도록 한 효과가 있다.

Claims (4)

  1. 링 발진기(10)와, 구동부(11)와, 차지펌프(12)로 구성된 기판전압 발생회로에 있어서, 비반전단자로는 VCC전압을 공급하고, 반전단자로 인가되는 제어신호(CON1)에 따라 상기 구동부(11)에서 출력되는 펄스를 그대로 차지펌프(12)로 전송하거나 펄스의 진폭을 줄여 전송하도록 하는 전송 게이트(13)를 더 포함하여 구성된 것을 특징으로 하는 반도체 메모리의 기판전압 발생회로.
  2. 링 발진기(10)와, 구동부(11)와, 차지펌프(12)로 구성된 기판전압 발생회로에 있어서, 비반전단자로는 VCC전압 또는 기준전압(VREF)을 공급하고, 반전단자로 인가되는 제1제어신호(CON1)에 따라 상기 구동부(11)에서 출력되는 펄스를 그대로 차지펌프(12)로 전송하거나 펄스의 진폭을 줄여 전송하는 전송게이트(13)와, 제2제어신호(CON2)에 따라 상기 전송게이트(13)의 비반전단자로 VCC전압 또는 기준전압(VREF)을 공급하도록 하는 전압 선택부(14)를 더 포함하여 구성된 것을 특징으로 하는 반도체 메모리의 기판전압 발생회로.
  3. 제2항에 있어서, 전압 선택부는 제2제어신호(CON2)를 반전시키는 인버터(I1)와, 상기 제2제어신호를 반전단자로 인가받고 상기 인버터(I1)의 출력신호를 비반전단자로 인가받아 VCC전원을 전송게이트(13)의 비반전단자로 전송 또는 차단시키는 제1전송게이트(TG1)와, 상기 제2제어신호(CON2)를 비반전단자로 인가받고 상기 인버터(I1)의 출력신호를 반전단자로 인가받아 기준전압(VREF)을 상기 전송게이트(13)의 비반전단자로 전송 또는 차단시키는 제2전송게이트(TG2)로 이루어진 것을 특징으로 하는 반도체 메모리의 기판전압 발생회로.
  4. 링 발진기(10)와, 구동부(11)와, 차지펌프(12)로 구성된 기판전압 발생회로에 있어서, 비반전단자로는 VCC전압을 공급하고, 반전단자로 인가되는 신호(OUT)에 따라 상기 구동부(11)에서 출력되는 펄스를 그대로 차지펌프(12)로 전송하거나 펄스의 진폭을 줄여 전송하는 전송게이트(13)와, 외부전원의 크기를 검출하여 일정전압 이상이면 작은 진폭을 갖도록 하기 위한 신호(OUT)를 상기 전송게이트(13)의 반전단자로 제공하는 VCC전원 감지부(15)를 더 포함하여 구성된 것을 특징으로 하는 반도체 메모리의 기판전압 발생회로.
KR10-1999-0000818A 1999-01-14 1999-01-14 반도체 메모리의 기판전압 발생회로 KR100518240B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0000818A KR100518240B1 (ko) 1999-01-14 1999-01-14 반도체 메모리의 기판전압 발생회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0000818A KR100518240B1 (ko) 1999-01-14 1999-01-14 반도체 메모리의 기판전압 발생회로

Publications (2)

Publication Number Publication Date
KR20000050741A true KR20000050741A (ko) 2000-08-05
KR100518240B1 KR100518240B1 (ko) 2005-10-04

Family

ID=19571262

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0000818A KR100518240B1 (ko) 1999-01-14 1999-01-14 반도체 메모리의 기판전압 발생회로

Country Status (1)

Country Link
KR (1) KR100518240B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101159680B1 (ko) * 2010-09-08 2012-06-26 에스케이하이닉스 주식회사 반도체 장치의 내부 전압 생성 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101159680B1 (ko) * 2010-09-08 2012-06-26 에스케이하이닉스 주식회사 반도체 장치의 내부 전압 생성 회로

Also Published As

Publication number Publication date
KR100518240B1 (ko) 2005-10-04

Similar Documents

Publication Publication Date Title
US5561385A (en) Internal voltage generator for semiconductor device
US6064275A (en) Internal voltage generation circuit having ring oscillator whose frequency changes inversely with power supply voltage
US4581546A (en) CMOS substrate bias generator having only P channel transistors in the charge pump
US4236199A (en) Regulated high voltage power supply
KR940001491B1 (ko) 내부강압 전원전압을 가지는 반도체 장치에 있어서의 기판전압 발생회로
US20030062948A1 (en) Semiconductor integrated circuit
JPH0114712B2 (ko)
US6522191B1 (en) Synchronized voltage generator for amplifying voltage inputs
US6025757A (en) Piezoelectric oscillator circuit
KR0127318B1 (ko) 백바이어스전압 발생기
US7545199B2 (en) Power supply circuit for oscillator of semiconductor memory device and voltage pumping device using the same
US6191661B1 (en) Oscillator circuit with reduced capacity for AC coupling capacitor
KR100478866B1 (ko) 저전력발진기
US6831500B2 (en) Noise-reduced voltage boosting circuit
KR100416792B1 (ko) 반도체 메모리 장치 및 이 장치의 전압 발생방법
JP2000067578A (ja) 基板バイアス電圧発生回路
KR100379555B1 (ko) 반도체 소자의 내부 전원 발생기
US6271718B1 (en) Internal voltage converter for low operating voltage semiconductor memory
KR100518240B1 (ko) 반도체 메모리의 기판전압 발생회로
US7221573B2 (en) Voltage up converter
KR100350768B1 (ko) 내부 전원전압 발생장치
US6400216B1 (en) Multi-driving apparatus by a multi-level detection and a method for controlling the same
KR100398575B1 (ko) 반도체 메모리 장치의 고전압 발생회로
KR950003391B1 (ko) 링 발진기와 고전압 전위검출회로를 가진 고전압 발생회로
KR200266876Y1 (ko) 반도체 메모리 소자의 브이피피(vpp) 발생 장치

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee