KR20000048075A - Semiconductor device and fabrication process thereof - Google Patents
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Abstract
Description
본 발명은 일반적으로 반도체 장치 및 그 제조 공정에 관한 것이다. 특히, 본 발명은 높은 패키지 밀도로 실장하는데 적합한 반도체 장치 및 그 제조 공정에 관한 것이다.TECHNICAL FIELD This invention generally relates to a semiconductor device and its manufacturing process. In particular, the present invention relates to semiconductor devices and their fabrication processes suitable for mounting at high package densities.
전자 기기의 고성능화, 축소화, 경량화 및 고속화에 대한 요구를 충족하기 위하여, 새로운 형태의 반도체 패키지가 차례로 개발되어 왔다. 예를 들어, 반도체 칩의 고집적화에 의한 반도체 장치의 소형화, 박형화를 행함으로써, 전자 기기의 소형화 및 경량화를 이룰 수 있다.In order to meet the demand for high performance, miniaturization, light weight and high speed of electronic devices, new types of semiconductor packages have been developed in turn. For example, miniaturization and thinning of a semiconductor device due to high integration of a semiconductor chip can reduce the size and weight of an electronic device.
반도체 칩의 고집적화를 실현하기 위해, 반도체 칩의 핀의 갯수를 증가시키는 일이 진행되어 왔다. 반도체 칩에서 핀의 증가와 관련하여, 반도체 칩과 리드간 접합에 와이어레스 본딩 (wireless bonding) 방식이 자주 사용된다. 와이어레스 본딩 방식은 반도체 칩의 전극 패드와 배선용 배선 리드 또는 외부 전극을 중첩식으로 접합하기 위한 본딩 방식으로, 갱 본딩 (gang bonding) 이라 지칭한다. 와이어레스 본딩 방식 중의 하나로, TAB (tape automated bonding) 방식이 있다.In order to realize high integration of a semiconductor chip, work to increase the number of pins of a semiconductor chip has been advanced. In connection with the increase of the pins in the semiconductor chip, a wireless bonding method is often used for the bonding between the semiconductor chip and the lead. The wireless bonding method is a bonding method for overlapping an electrode pad of a semiconductor chip, a wiring lead for wiring or an external electrode, and is referred to as gang bonding. One of the wireless bonding methods is TAB (tape automated bonding).
이 TAB 방식에서는, 테이프 형태로 기판 상에 반복 형성된 도체의 배선 리드와 반도체 칩의 전극에 해당하는 부분을 적절한 수단으로 중첩하기 위한 복수의 배선을 행한다. 그 중에서, 반도체 칩의 전극 패드와 기판의 내부 리드의 대응하는 부분을 중첩한 후, 그 중첩하는 부분을 열압착 또는 초음파 와이어 본딩으로 접합하며, 이를 내부 리드 본딩이라 지칭한다. 이 내부 리드 본딩은 예를 들면, 일본 특개평 8-102466 호에 개시되어 있다.In this TAB system, a plurality of wirings are performed to superimpose the wiring leads of the conductor repeatedly formed on the substrate in the form of a tape and the portions corresponding to the electrodes of the semiconductor chip by appropriate means. Among them, the electrode pads of the semiconductor chip and the corresponding portions of the internal leads of the substrate are overlapped, and the overlapping portions are then bonded by thermocompression bonding or ultrasonic wire bonding, which is referred to as internal lead bonding. This internal lead bonding is disclosed, for example, in Japanese Patent Laid-Open No. 8-102466.
상술한 내부 리드 본딩을 사용하는 반도체 장치의 종래 제조 공정이 도 9a 내지 도 9h 에 도시되어 있다.A conventional manufacturing process of a semiconductor device using the above internal lead bonding is shown in Figs. 9A to 9H.
먼저, 도 9a 에 도시한 바와 같이, 반도체 장치의 제조시에, 수십 ㎛ 정도 두께의 폴리이미드계 유기 절연막으로 이루어진 기판 (72) 이 사용된다. 기판 (72) 의 주면 상에, 접착제 (73) 가 도포된다. 한편, 관통홀 (71) 을 갖는 기판 (72) 이 형성된다. 그 관통홀 (71) 에, Cu 등의 도전성 재료가 도체 (741) 를 형성하기 위해 충전된다. 도포된 접착제 (73) 이외에 기판 (72) 의 표면 상에, 도체 (741) 와 접하는 배선 (74) 이 형성된다. 접착제 (73) 가 도포된 표면측 관통홀 (71) 의 단부에는, 구리 또는 금 등의 재료로 이루어진 도금 (75) 을 행한다.First, as shown in Fig. 9A, in the manufacture of a semiconductor device, a substrate 72 made of a polyimide organic insulating film having a thickness of about several tens of micrometers is used. On the main surface of the substrate 72, an adhesive 73 is applied. On the other hand, a substrate 72 having a through hole 71 is formed. The through hole 71 is filled with a conductive material such as Cu to form the conductor 741. On the surface of the board | substrate 72 other than the apply | coated adhesive 73, the wiring 74 which contacts the conductor 741 is formed. At the end of the surface side through hole 71 to which the adhesive 73 is applied, plating 75 made of a material such as copper or gold is performed.
다음으로, 도 9b 에 도시한 바와 같이, 기판 (72) 을 반도체 칩 (1) 상에 정확하게 위치 결정된 상태로 세팅한다. 그 후, 몇 초 동안 가열가압하여, 기판 (72) 과 반도체 칩 (1) 을 본딩한다. 반도체 칩 (1) 에는 그 외부 주변 단부를 따라 전극 패드 (10) 가 제공된다. 그러나, 이 전극 패드 (10) 는 활성 영역에 배치하여도 된다. 전극 패드 (10) 를 형성하기 위한 재료로는, 금속, 대표적으로 알루미늄계 합금을 사용할 수도 있다.Next, as shown in FIG. 9B, the substrate 72 is set in a state accurately positioned on the semiconductor chip 1. Thereafter, the substrate is heated and pressurized for a few seconds to bond the substrate 72 and the semiconductor chip 1 to each other. The semiconductor chip 1 is provided with an electrode pad 10 along its outer peripheral end. However, this electrode pad 10 may be disposed in the active region. As a material for forming the electrode pad 10, a metal, typically, an aluminum alloy may be used.
다음으로, 도 9c 에 도시한 바와 같이, 기판 (72) 과 반도체 칩 (1) 을 초음파 와이어 본딩에 의한 본딩 툴 (tool) (76) 로 접합하기 위해, 내부 리드 본딩을 행한다. 이 경우, 열압착 와이어 본딩만으로는 실제 고온의 상태가 요구되므로, 초음파 와이어 본딩을 사용한다. 이 본딩에 의해, 반도체 칩 (1) 의 전극 패드 (10) 를 형성하는 알루미늄 (10) 과 기판 (72) 을 형성하는 구리를 합금화한다. 따라서, 접속 부분이 강화될 수 있다.Next, as shown in FIG. 9C, in order to join the substrate 72 and the semiconductor chip 1 with the bonding tool 76 by ultrasonic wire bonding, internal lead bonding is performed. In this case, since the actual high temperature state is required only by thermocompression wire bonding, ultrasonic wire bonding is used. By this bonding, aluminum 10 which forms the electrode pad 10 of the semiconductor chip 1, and copper which forms the board | substrate 72 are alloyed. Thus, the connecting portion can be strengthened.
다음으로, 도 9d 에 도시한 바와 같이, 반도체 칩 (1) 이 본딩된 표면에 대향하는 측에 위치하는 기판 (72) 표면 상에, 소정의 패턴을 갖는 솔더 레지스트 (77) 를 형성한다. 그 후, 도 9e 에 도시한 바와 같이, 구리 또는 구리+금 등의 도금 (78) 을 레지스트가 도포되지 않은 기판 (72) 상의 부분에 도포한다 (이후 공정 단계에서 외부 전극을 실장할 부분). 또, 도 9f 에 도시한 바와 같이, 선행 공정 단계에서 도금 (78) 을 행할 부분에 대하여, 외부 전극으로 기능하는 솔더 범프 (solder resist) (79) 를 형성한다. 그 후, 도 9g 에 도시한 바와 같이, 외형 절단 (도시하지 않음) 후, 글래스 에폭시 수지 등으로 형성된 프린트 기판 (710) 과 솔더 범프 (79) 를 본딩한다. 마지막으로, 프린트 기판 (710) 과 솔더 범프 (79) 간 결합력을 보장하기 위해, 프린트 기판 (710) 과 기판 (72) 사이에 강화 수지 (714) 를 주입하고 가열에 의해 경화시킨다. 상기 공정 단계를 통해, 반도체 장치를 제조하였다.Next, as shown in FIG. 9D, a solder resist 77 having a predetermined pattern is formed on the surface of the substrate 72 located on the side opposite to the surface to which the semiconductor chip 1 is bonded. Thereafter, as shown in Fig. 9E, plating 78 such as copper or copper + gold is applied to the portion on the substrate 72 where the resist is not applied (the portion to mount the external electrode in the subsequent process step). In addition, as shown in Fig. 9F, a solder resist 79 that functions as an external electrode is formed for the portion to be plated 78 in the preceding process step. Thereafter, as shown in Fig. 9G, after cutting the outline (not shown), the printed circuit board 710 and the solder bumps 79 formed of a glass epoxy resin or the like are bonded. Finally, to ensure the bonding force between the printed board 710 and the solder bumps 79, the reinforcing resin 714 is injected between the printed board 710 and the substrate 72 and cured by heating. Through the above process steps, a semiconductor device was manufactured.
한편, 종래 반도체 장치의 제조 공정의 일례로서, 일본 특개평 10-150116 호에 개시된 종래 반도체 장치의 제조 공정을 도 10a 내지 도 10h 에 도시하기로 한다. 도 9a 내지 도 9h 에 도시한 제조 공정과 동일하게, 도 10a 내지 도 10h 에 도시한 종래 반도체 장치의 제조 공정에서도, 폴리이미드계 유기 절연 기판 (82) 이 도 10a 에 도시한 반도체 장치의 제조에 사용된다. 도 10a 내지 도 10h 에 도시한 종래 반도체 장치의 제조 공정에서, 기판 (82) 의 한 주면에 구리 포일 (foil) (841) 이 증착된다. 기판 (82) 상에 증착된 구리 포일 중 불필요한 부분을 에칭에 의해 제거하여, 도 10b 에 도시한 바와 같은 배선 (84) 을 형성한다.On the other hand, as an example of the manufacturing process of the conventional semiconductor device, the manufacturing process of the conventional semiconductor device disclosed in Japanese Patent Laid-Open No. 10-150116 will be shown in Figs. 10A to 10H. Similarly to the manufacturing process shown in FIGS. 9A to 9H, also in the manufacturing process of the conventional semiconductor device shown in FIGS. 10A to 10H, the polyimide organic insulating substrate 82 is used to manufacture the semiconductor device shown in FIG. 10A. Used. In the manufacturing process of the conventional semiconductor device shown in FIGS. 10A to 10H, a copper foil 841 is deposited on one main surface of the substrate 82. Unnecessary portions of the copper foil deposited on the substrate 82 are removed by etching to form the wiring 84 as shown in Fig. 10B.
그 후, 도 10c 에 도시한 바와 같이, 배선 (84) 이 형성된 표면에 대향하는 측에 위치하는 기판 (82) 표면으로부터, 탄소 가스 레이저에 의해 관통홀 (81) 을 형성한다. 이 때, 관통홀 (81) 에 기포의 잔존으로 인해 잔류 수지 (83) 가 불충분하게 제거될 수 있다. 따라서, 도 10d 에 도시한 바와 같이, 이러한 잔류 수지 (83) 를 제거한다.Thereafter, as shown in FIG. 10C, a through hole 81 is formed by the carbon gas laser from the surface of the substrate 82 located on the side opposite to the surface on which the wiring 84 is formed. At this time, the residual resin 83 may be insufficiently removed due to the remaining of bubbles in the through hole 81. Therefore, as shown in FIG. 10D, such residual resin 83 is removed.
다음으로, 도 10e 에 도시한 바와 같이, 배선 (84) 의 노출면 상에, 도금을 행하여, 도금층 (88) 을 형성한다. 또, 도 10f 에 도시한 바와 같이, 기판 (82) 상에 반도체 칩 (1) 을 실장한 후, 반도체 칩 (1) 을 봉입 재료 (85) 로 봉입한다. 또한, 도 10g 에 도시한 바와 같이, 외부 전극으로 기능하는 솔더 범프 (89) 를 관통홀 (81) 에 제공한다. 마지막으로, 외형 절단 (도시하지 않음) 후, 글래스 에폭시 수지 등으로 이루어진 프린트 기판 (810) 과 솔더 범프 (89) 를 접착하여, 반도체 장치를 완성한다.Next, as shown to FIG. 10E, plating is performed on the exposed surface of the wiring 84, and the plating layer 88 is formed. 10F, after mounting the semiconductor chip 1 on the board | substrate 82, the semiconductor chip 1 is sealed by the sealing material 85. Moreover, as shown to FIG. In addition, as shown in FIG. 10G, the solder bumps 89 serving as external electrodes are provided in the through holes 81. Finally, after cutting the outline (not shown), the printed circuit board 810 made of glass epoxy resin or the like and the solder bumps 89 are bonded to each other to complete the semiconductor device.
그러나, 도 9a 내지 도 9h 및 도 10a 내지 도 10h 에 도시한 종래의 반도체 장치 및 종래 반도체 장치의 제조 공정은 하기의 문제점을 갖는다.However, the conventional semiconductor device and the manufacturing process of the conventional semiconductor device shown in Figs. 9A to 9H and 10A to 10H have the following problems.
도 9a 내지 도 9h 에 도시한 제조 공정을 통해 제조한 종래 반도체 장치는 최종 제품을 완성하기 위한 각종 가열 및 냉각 공정 단계가 필요하다. 예를 들어, 도 9g 에 도시한 공정 단계에서, 솔더 범프 (79) 와 프린트 기판 (710) 사이의 접속은 약 240 ℃의 온도에서 수행된다. 또한, 반도체 장치에 대해서, 반도체 장치가 가압 및 가열되는 BT (바이어스 및 온도) 시험은 약 125 ℃의 온도에서 24 시간 동안 수행된다. 또, 반도체 장치의 칩 전극 (10) 과 도체 (741) 상에 도포된 도금층 (75) 간 접속 부분 및 솔더 범프 (79) 와 프린트 기판 (710) 간 접속 부분의 신뢰성을 확인하기 위해, 이 반도체 장치에 대한 온도 사이클 시험이 수행된다. 이 온도 사이클 시험에서, 반도체 장치는, 온도가 -50 ℃ 내지 +150 ℃ 범위에서 가변되는 환경에 놓이고, 온도 변화가 수백 사이클 반복됨으로써, 그 접속 부분의 파단 또는 개열의 발생이 조사되고, 접속 부분의 신뢰성이 확인된다.The conventional semiconductor device manufactured by the manufacturing process shown in FIGS. 9A to 9H requires various heating and cooling process steps to complete the final product. For example, in the process step shown in FIG. 9G, the connection between the solder bump 79 and the printed board 710 is performed at a temperature of about 240 ° C. In addition, for the semiconductor device, a BT (bias and temperature) test in which the semiconductor device is pressurized and heated is performed for 24 hours at a temperature of about 125 ° C. Moreover, in order to confirm the reliability of the connection part between the plating layer 75 apply | coated on the chip electrode 10 and the conductor 741 of the semiconductor device, and the connection part between the solder bump 79 and the printed board 710, this semiconductor is carried out. Temperature cycle tests on the device are performed. In this temperature cycle test, the semiconductor device is placed in an environment where the temperature is varied in the range of -50 ° C to + 150 ° C, and the change in temperature is repeated several hundred cycles, whereby the occurrence of breakage or cleavage of the connection portion is investigated, The reliability of the part is confirmed.
한편, 반도체 장치를 구성하는 각 부분의 팽창 계수는 서로 다르다. 예를 들어, 반도체 칩 (1), 기판 (72) 및 프린트 기판 (710) 이 각각 Si 칩, 폴리이미드계 유기 절연막 및 글래스 에폭시 수지인 경우, 각각의 팽창 계수는 3 ppm/℃, 16 내지 20 ppm/℃ 및 16 내지 50 ppm/℃이다. 반도체 칩 (1), 기판 (72) 및 프린트 기판 (710) 은 상이한 열 팽창 계수를 갖기 때문에, 상술한 가열 및 냉각 공정 단계를 통해, 반도체 장치의 칩 전극 (10) 과 도체 (741) 상에 도포된 도금층 (75) 간 접속 부분 및 솔더 범프 (79) 와 프린트 기판 (710) 간 접속 부분이, 반도체 칩 (1) 과 기판 (72) 간 팽창 계수의 차이와 기판 (72) 과 프린트 기판 (710) 간 열 팽창 계수의 차이로 인해 응력을 받아, 파단 또는 개열을 초래할 수 있게 된다. 특히, 외부 전극으로 기능하는 솔더 범프 (79) 는 솔더 레지스트 (77), 도금층 (78) 및 프린트 기판 (710) 등의 각기 상이한 팽창 계수를 갖는 각종 재료와 접하기 때문에, 그 열 팽창 계수들의 차이로 인하여, 솔더 범프 (79) 와 프린트 기판 (710) 간 접속 부분에 실질적인 응력이 걸려 상술한 파단 또는 개열이 용이하게 발생된다. 파단 또는 개열을 피하기 위한 하나의 해결책으로서, 프린트 기판 (710) 과 반도체 칩 (1) 간 거리를 더 크게 하여, 반도체 칩 (1), 기판 (72) 과 프린트 기판의 팽창을, 반도체 칩 (1) 과 기판 (72) 간 접속 부분과 기판 (72) 과 프린트 기판 (710) 간 접속 부분에 수직 방향으로 허용함으로써, 접속 부분 상의 응력을 흡수하는 방법이 있다. 예를 들면, 기판의 두께를 더 두껍게 함으로써, 프린트 기판 (710) 과 반도체 칩 (1) 간 거리가 증대되어, 접속 부분 상의 응력을 흡수하게 된다.On the other hand, the expansion coefficients of the respective parts constituting the semiconductor device are different from each other. For example, when the semiconductor chip 1, the substrate 72, and the printed substrate 710 are Si chip, polyimide organic insulating film, and glass epoxy resin, respectively, the expansion coefficient of each is 3 ppm / ° C, 16 to 20 ppm / ° C and 16-50 ppm / ° C. Since the semiconductor chip 1, the substrate 72 and the printed board 710 have different coefficients of thermal expansion, through the above-described heating and cooling process steps, the semiconductor chip 1, the substrate 72 and the printed circuit board 710 are formed on the chip electrode 10 and the conductor 741 of the semiconductor device. The connection portion between the coated plating layer 75 and the connection portion between the solder bumps 79 and the printed board 710 may have a difference in expansion coefficient between the semiconductor chip 1 and the substrate 72 and the substrate 72 and the printed board ( 710 may be stressed due to the difference in coefficient of thermal expansion between, resulting in fracture or cleavage. In particular, the solder bumps 79 functioning as external electrodes come into contact with various materials having different coefficients of expansion, such as solder resist 77, plating layer 78, and printed board 710, so that the difference in thermal expansion coefficients thereof is different. Due to this, a substantial stress is applied to the connection portion between the solder bump 79 and the printed board 710 so that the above-described breaking or cleavage is easily generated. As one solution to avoid breakage or cleavage, the distance between the printed circuit board 710 and the semiconductor chip 1 is made larger so that the expansion of the semiconductor chip 1, the substrate 72 and the printed circuit board is carried out. ), There is a method of absorbing stress on the connecting portion by allowing the connecting portion between the substrate 72 and the connecting portion between the substrate 72 and the printed board 710 in the vertical direction. For example, by increasing the thickness of the substrate, the distance between the printed circuit board 710 and the semiconductor chip 1 is increased to absorb the stress on the connection portion.
한편, 도 9a 내지 도 9h 에 도시한 종래 반도체 장치의 제조 공정에는, 도 9c 에 도시한 본딩 단계가 포함된다. 이 본딩 공정시에, 칩 전극 (10) 과 기판 (72) 을 본딩한 후, 칩 전극 (10) 을 기판 (72) 측으로부터 본딩 툴 (76) 에 의한 초음파 와이어 본딩으로 기계적으로 접합한다.On the other hand, the manufacturing process of the conventional semiconductor device shown in Figs. 9A to 9H includes the bonding step shown in Fig. 9C. At the time of this bonding process, after bonding the chip electrode 10 and the board | substrate 72, the chip electrode 10 is mechanically joined by the ultrasonic wire bonding by the bonding tool 76 from the board | substrate 72 side.
그러나, 접속 부분 상에 걸리는 응력을 흡수하기 위해 기판 (72) 을 더 두껍게 하는 경우에, 본딩 툴 (76) 에 의한 초음파 와이어 본딩의 에너지가 본딩 공정 단계에서, 접속 부분에 도달하기 전에 접속 부분 주변 재료에 흡수되어, 접속 부분으로 기능하는 칩 전극 (10) 또는 도금층 (75) 에 에너지를 전달하지 못함으로써, 접속 불량을 초래한다. 또, 본딩시에, 초음파 와이어 본딩을 사용하므로, 접속 부분 주변에 위치된 기판 (72) 과 도체 (741) 의 일부가 본딩용 에너지의 흡수에 의해 손상될 수도 있다. 따라서, 손상된 접속 부분 주변의 결합력이 낮아져서 응력을 충분히 흡수하기가 곤란하게 된다.However, in the case of thickening the substrate 72 to absorb the stress applied on the connecting portion, the energy of the ultrasonic wire bonding by the bonding tool 76 is around the connecting portion before reaching the connecting portion in the bonding process step. Absorption of the material into the chip electrode 10 or the plating layer 75 which functions as a connecting portion, which is absorbed by the material, leads to poor connection. In addition, at the time of bonding, since ultrasonic wire bonding is used, a portion of the substrate 72 and the conductor 741 located around the connecting portion may be damaged by absorption of bonding energy. Therefore, the bonding force around the damaged connection part becomes low, and it becomes difficult to absorb stress enough.
상술한 바와 같이, 도 9a 내지 도 9h 에 도시한 종래 반도체 장치의 제조 공정에서, 본딩 공정 단계시에, 접속 부분의 접속 불량을 피하기 위해, 기판 (72) 의 두께를 소정의 두께 이하로 제한하는 것이 필요해진다. 한편, 기판 (72) 의 두께를 얇게 하면, 이 접속 부분에 걸리는 응력을 흡수하기 곤란해져, 접속 부분에 파단 또는 개열이 발생됨으로써, 접속 신뢰성을 저하시키거나 수율을 저하시키므로, 생산성의 저하를 초래한다.As described above, in the manufacturing process of the conventional semiconductor device shown in Figs. 9A to 9H, during the bonding process step, the thickness of the substrate 72 is limited to a predetermined thickness or less in order to avoid the connection failure of the connecting portion. It becomes necessary. On the other hand, when the thickness of the board | substrate 72 is thin, it becomes difficult to absorb the stress applied to this connection part, and breakage | rupture or cleavage generate | occur | produces in a connection part, and it reduces connection reliability or yields, and it causes the fall of productivity. do.
또, 도 9a 내지 도 9h 에 도시한 종래 반도체 장치의 제조 공정에서는, 도 9h 에 도시한 바와 같이, 프린트 기판 (710) 과 솔더 범프 (79) 간 결합력을 확실히 얻기 위해, 프린트 기판 (710) 과 기판 (72) 사이에 주입된 강화 수지 (714) 를 가열 및 경화시키는 공정 단계가 포함된다. 반도체 칩 또는 배선 등과 같이, 반도체 칩 (1) 과 프린트 기판 (710) 사이에 배치된 부분에 불량이 발생되는 경우, 프린트 기판 (710) 과 기판 (72) 사이에 봉입을 위한 강화 수지 (714) 가 주입되므로, 불량 위치를 수리할 수 없게 된다. 따라서, 보수성이 저하하게 된다.In the manufacturing process of the conventional semiconductor device shown in Figs. 9A to 9H, as shown in Fig. 9H, in order to secure the bonding force between the printed board 710 and the solder bumps 79, the printed board 710 and A process step of heating and curing the reinforcement resin 714 injected between the substrates 72 is included. When a defect occurs in a portion disposed between the semiconductor chip 1 and the printed board 710, such as a semiconductor chip or wiring, the reinforcement resin 714 for encapsulation between the printed board 710 and the board 72. Since is injected, the defective position cannot be repaired. Therefore, water retention falls.
한편, 도 10a 내지 도 10h 에 도시한 종래 반도체 장치의 제조 공정에서는, 기판 (82) 에 관통홀 (83) 을 레이저에 의해 형성한 후, 기판 (82) 과 반도체 칩 (1) 을 접합한다. 즉, 도 10f 에 도시한 바와 같이, 기판 (82) 상에 반도체 칩 (1) 을 실장한 후, 그 반도체 칩 (1) 을 봉입 재료 (85) 로 봉입한다. 일반적으로는, 열경화성 수지가 봉입 재료 (85) 로 종종 사용된다. 따라서, 반도체 칩 (1) 과 봉입 재료의 본딩 공정은 가열 공정을 포함하는 것이 전형적이다. 한편, 이 경우에, 기판 (82) 과 반도체 칩 (1) 상에 제공된 포지션 마크 (position mark) 를 가열된 상태에서 정렬하여, 위치를 결정하면서 기판 (82) 과 반도체 칩 (1) 을 본딩한다.On the other hand, in the manufacturing process of the conventional semiconductor device shown in FIG. 10A-10H, after forming the through-hole 83 in the board | substrate 82 with a laser, the board | substrate 82 and the semiconductor chip 1 are bonded. That is, as shown in FIG. 10F, after mounting the semiconductor chip 1 on the substrate 82, the semiconductor chip 1 is sealed with a sealing material 85. In general, thermosetting resins are often used as the encapsulation material 85. Therefore, the bonding process of the semiconductor chip 1 and the sealing material typically includes a heating process. On the other hand, in this case, the position mark provided on the board | substrate 82 and the semiconductor chip 1 is aligned in the heated state, and the board | substrate 82 and the semiconductor chip 1 are bonded while determining a position. .
그러나, 상술한 바와 같이, 도 10a 내지 도 10h 에 도시한 종래 반도체 장치 제조 공정에서는, 기판 (82) 과 반도체 칩 (1) 을 본딩할 때, 가열 공정이 포함된다. 이 경우, 반도체 칩 (1) 과 기판 (82) 의 열 팽창 계수가 상이하므로, 반도체 칩 (1) 과 기판 (82) 은 가열 공정 중에 상이한 비율의 열 팽창 계수를 발생시킨다. 따라서, 위치 결정시에, 반도체 칩 (1) 과 기판 (82) 사이에 변위가 발생하여, 기판 (82) 과 반도체 칩 (1) 을 정확한 위치에서 본딩하는데 곤란함을 초래한다. 기판 (82) 과 반도체 칩 (1) 이 정확한 위치에서 본딩되지 않을 경우, 접속 면적의 감소로 인해 접속 저항이 증대되어, 외부 전극인 솔더 범프 (89) 와 프린트 기판 (810) 간 접속 부분의 결합력이 저하됨으로써, 접속 부분에 파단 또는 개열이 용이하게 발생된다. 그 결과, 반도체 장치의 제조 수율 및 생산성이 저하하게 된다.However, as described above, in the conventional semiconductor device manufacturing process shown in FIGS. 10A to 10H, a heating step is included when bonding the substrate 82 and the semiconductor chip 1. In this case, since the thermal expansion coefficients of the semiconductor chip 1 and the substrate 82 are different, the semiconductor chip 1 and the substrate 82 generate different coefficients of thermal expansion coefficient during the heating process. Therefore, at the time of positioning, a displacement occurs between the semiconductor chip 1 and the substrate 82, resulting in difficulty in bonding the substrate 82 and the semiconductor chip 1 at the correct position. When the substrate 82 and the semiconductor chip 1 are not bonded at the correct position, the connection resistance is increased due to the decrease in the connection area, so that the bonding force of the connection portion between the solder bump 89, which is an external electrode, and the printed board 810 is reduced. By this deterioration, breakage or cleavage easily occurs at the connecting portion. As a result, the manufacturing yield and productivity of a semiconductor device fall.
상술한 종래 기술의 문제점을 해결하기 위해, 본 발명을 고안하였다.In order to solve the above problems of the prior art, the present invention has been devised.
따라서, 본 발명의 목적은 높은 생산성을 이루는 반도체 장치의 제조 공정 및 높은 수율로 제조될 수 있는 반도체 장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a semiconductor device which can be manufactured with a high yield and a manufacturing process of a semiconductor device with high productivity.
본 발명의 다른 목적은 외부 전극 상에 걸리는 응력을 흡수할 수 있는 반도체 장치의 제조 공정 및 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a process for manufacturing a semiconductor device and a semiconductor device capable of absorbing stress applied to an external electrode.
본 발명의 또 다른 목적은 보수성을 향상시킬 수 있는 반도체 장치의 제조 공정 및 반도체 장치를 제공하는 것이다.Still another object of the present invention is to provide a semiconductor device manufacturing process and semiconductor device capable of improving repairability.
본 발명의 일례에 따르면, 반도체 장치의 제조 공정은,According to an example of the present invention, the manufacturing process of the semiconductor device,
막인 기판의 일면 상에 반도체 칩을 지지한 후, 기판을 관통하는 관통 개구부를 형성하는 단계, 및Supporting a semiconductor chip on one surface of the substrate, which is a film, and then forming a through opening penetrating the substrate; and
관통 개구부내에 도금층으로 이루어진 도체를 형성하여, 이 도체를 반도체 칩의 전극에 접속하는 단계를 포함한다.Forming a conductor made of a plating layer in the through opening, and connecting the conductor to an electrode of the semiconductor chip.
관통 개구부는 반도체 칩의 전극에 해당하는 위치의 기판에 제공되는 것이 바람직하다.The through opening is preferably provided in the substrate at a position corresponding to the electrode of the semiconductor chip.
상술한 본 발명에서, 반도체 칩을 지지한 후, 기판을 관통하는 관통 개구부를 형성하고, 관통 개구부내에 도금에 의해 도체를 형성하여, 도체를 반도체 칩의 전극에 접속할 수 있다. 따라서, 기판에 충분한 두께를 제공할 수 있게 된다. 그 결과, 프린트 기판과 반도체 칩간 거리를 충분히 넓혀, 기판과 반도체 칩의 전극간 접속 부분 상에 걸리는 응력을 만족스럽게 흡수할 수 있게 된다. 또, 종래 반도체 장치의 제조 공정에서 대표적으로 사용되는 것과 같은 본딩 단계에서, 에너지는 접속될 부분으로 뿐만 아니라 배선, 도체 또는 접속 부분 주변의 그외 부분으로도 전파된다. 또, 본딩시에 사용되는 본딩 툴에 의한 기계적인 접촉도 악영향을 줄 수 있다. 그 결과, 그외 부분이 손상되어, 접속 부분 주변의 결합력을 저하시킬 수도 있다. 그러나, 본 발명에 따른 제조 공정에 의하면, 그외 부분에 대한 악영향 없이, 기판과 반도체 칩의 전극을 접속할 수 있으므로, 기판과 반도체 칩의 전극간 접속 부분상에 걸리는 응력을 감소시킬 수 있다. 이에 의해, 접속 부분에서의 파단 또는 개열을 성공적으로 방지하여, 반도체 장치의 생산성을 향상시킬 수 있게 된다.In the present invention described above, after supporting the semiconductor chip, a through opening penetrating the substrate is formed, the conductor is formed by plating in the through opening, and the conductor can be connected to the electrode of the semiconductor chip. Thus, it is possible to provide a sufficient thickness to the substrate. As a result, the distance between the printed circuit board and the semiconductor chip is sufficiently widened, so that the stress applied on the connection portion between the substrate and the electrode of the semiconductor chip can be satisfactorily absorbed. In addition, in the bonding step as typically used in the manufacturing process of the conventional semiconductor device, energy is propagated not only to the portion to be connected but also to wiring, conductors, or other portions around the connecting portion. In addition, mechanical contact by the bonding tool used at the time of bonding may adversely affect. As a result, other parts may be damaged and the coupling force around a connection part may be reduced. However, according to the manufacturing process according to the present invention, since the electrodes of the substrate and the semiconductor chip can be connected without adversely affecting the other parts, the stress applied to the connection portion between the electrodes of the substrate and the semiconductor chip can be reduced. As a result, breakage or cleavage at the connecting portion can be prevented successfully, and the productivity of the semiconductor device can be improved.
또한, 본 발명의 제조 공정에 의하면, 반도체 칩의 내부 또는 배선과 같이 반도체 칩과 프린트 기판 사이에 배치된 부분을 수리할 수 있으므로, 보수성을 향상시킬 수 있다.Moreover, according to the manufacturing process of this invention, since the part arrange | positioned between a semiconductor chip and a printed board like the inside of a semiconductor chip or wiring can be repaired, maintenance property can be improved.
한편, 본 발명에서, 도금층으로 구성된 배선은 관통 개구부내의 도체와 일체로 기판 상에 형성될 수 있다.On the other hand, in the present invention, the wiring composed of the plating layer can be formed on the substrate integrally with the conductor in the through opening.
종래 반도체 장치의 제조 공정에서, 배선 패턴이 미리 상부에 제공된 기판을 사용하여, 반도체 칩의 접합을 행한다. 따라서, 동일한 반도체 칩과 기판으로 형성된 반도체 웨이퍼에서, 상이한 배선 패턴을 갖는 반도체 웨이퍼를 준비하기 위해, 상이한 배선 패턴을 갖는 기판마다 반도체 칩을 접합하므로, 상이한 배선 패턴을 갖는 기판마다 상이한 층의 제조 공정이 필요하게 된다.In a conventional semiconductor device manufacturing process, a semiconductor chip is bonded using a substrate provided with a wiring pattern in advance. Therefore, in the semiconductor wafer formed of the same semiconductor chip and the substrate, in order to prepare a semiconductor wafer having different wiring patterns, the semiconductor chips are bonded to each substrate having different wiring patterns, so that the manufacturing process of different layers for each substrate having different wiring patterns This is necessary.
그러나, 본 발명에서는, 도금층으로 구성된 배선을, 도체와 일체로 기판 상에 형성할 수 있으므로, 반도체 칩을 기판과 본딩한 후, 기판 상에 배선 패턴을 형성할 수 있다. 따라서, 동일한 반도체 칩과 기판의 결합으로부터, 각종 배선 패턴을 갖는 반도체 웨이퍼를 형성하여, 반도체 장치의 제조 공정을 대폭 단축할 수 있게 된다. 따라서, 저렴한 비용으로 반도체 장치를 제조할 수 있다.However, in the present invention, since the wiring composed of the plating layer can be formed integrally with the conductor, the wiring pattern can be formed on the substrate after the semiconductor chip is bonded with the substrate. Therefore, a semiconductor wafer having various wiring patterns can be formed from the combination of the same semiconductor chip and the substrate, thereby greatly shortening the manufacturing process of the semiconductor device. Therefore, the semiconductor device can be manufactured at low cost.
한편, 종래 제조 공정에서는, 관통 개구부내에 도체를 형성한 후, 도체와 접하는 배선 패턴이 상부에 형성된 기판을 사용한다. 이 기판은 도체 및 배선이 별개로 형성되므로, 기판 상에 불순물이 부착된 상태에서 배선을 형성하는 경우, 접속 부분의 결합이 약화되어 균열 또는 개열을 일으킬 수 있다. 그러나, 본 발명에 따르면, 도금층과 배선으로 이루어진 배선을 도체와 일체로 형성할 수 있으므로, 도체와 배선 사이에 균열 또는 개열이 절대 발생되지 않아서, 접합 신뢰성이 높은 반도체 장치가 제조된다.On the other hand, in the conventional manufacturing process, after forming a conductor in a through opening, the board | substrate with which the wiring pattern which contacts a conductor is formed is used. Since the substrate is formed separately from the conductor and the wiring, in the case where the wiring is formed in the state where impurities are attached on the substrate, the coupling of the connection portions may be weakened, causing cracking or cleavage. However, according to the present invention, since the wiring composed of the plating layer and the wiring can be formed integrally with the conductor, no crack or cleavage is generated between the conductor and the wiring, thereby producing a semiconductor device having high bonding reliability.
한편, 본 발명에서는, 기판 상에 복수의 반도체 칩을 유지하는 경우, 반도체 칩들 사이에 수지를 충전한다. 따라서, 외부 전극이 반도체 칩의 외부에 위치된, 팬-아웃 (Fan-out) 구조를 갖는 반도체 장치를 용이하게 얻을 수 있다. 또, 배선 칩의 내부 및 배선과 같이 반도체 칩과 프린트 기판 사이에 배치된 부분을 수리할 수 있으므로, 보수성을 향상시킬 수 있다.On the other hand, in the present invention, when holding a plurality of semiconductor chips on the substrate, the resin is filled between the semiconductor chips. Therefore, it is possible to easily obtain a semiconductor device having a fan-out structure in which the external electrode is located outside of the semiconductor chip. Moreover, since the part arrange | positioned between a semiconductor chip and a printed board like the inside of a wiring chip and wiring can be repaired, maintenance property can be improved.
본 발명의 제 2 실시예에 따르면, 반도체 장치의 제조 공정은,According to a second embodiment of the present invention, a manufacturing process of a semiconductor device,
막인 기판의 일면 상에 복수의 반도체 칩을 유지하는 단계,Holding a plurality of semiconductor chips on one surface of the substrate, which is a film,
기판의 소정 위치에 관통 개구부를 형성하는 단계,Forming a through opening at a predetermined position of the substrate,
반도체 칩들 사이에 수지를 충전하는 단계, 및Filling a resin between semiconductor chips, and
관통 개구부 내에 도금층으로 이루어진 도체를 형성하고, 이 도체를 반도체 칩의 전극에 접속하는 단계를 포함한다.And forming a conductor made of a plating layer in the through opening, and connecting the conductor to an electrode of the semiconductor chip.
본 발명의 제 3 실시예에 따르면, 반도체 장치의 제조 공정은,According to the third embodiment of the present invention, the manufacturing process of the semiconductor device,
막인 기판의 표면 상에 복수의 반도체 칩을 유지하는 단계,Holding a plurality of semiconductor chips on a surface of a substrate, which is a film,
기판의 소정 위치에 관통 개구부를 형성하는 단계,Forming a through opening at a predetermined position of the substrate,
반도체 칩들 사이에 수지를 충전하는 단계, 및Filling a resin between semiconductor chips, and
관통 개구부내에 도금층으로 이루어진 도체를 형성하고, 그 도체를 반도체 칩의 전극에 접합하며, 이와 관련하여, 기판 상에 도금층으로 이루어진 배선을 그 도체와 일체로 형성하는 단계를 포함한다.Forming a conductor of a plating layer in the through opening, and bonding the conductor to an electrode of the semiconductor chip, and in this connection, forming a wiring of the plating layer integrally with the conductor on the substrate.
본 발명의 제 4 실시예에 따르면, 반도체 장치는,According to a fourth embodiment of the present invention, a semiconductor device includes
일면 상에 전극을 갖는 반도체 칩을 지지하는 막 형태의 기판,A substrate in a film form for supporting a semiconductor chip having an electrode on one surface;
반도체 칩에 해당하는 위치에 기판을 관통하여 형성되는 관통 개구부, 및A through opening formed through the substrate at a position corresponding to the semiconductor chip, and
도금층에 의해 관통 개구부 내에 형성되고 반도체 칩의 전극에 접합되는 도체를 구비하되,A conductor formed in the through opening by the plating layer and bonded to the electrode of the semiconductor chip,
상기 관통 개구부는 반도체 칩 측의 제 1 개구 부분의 폭이 다른 측의 제 2 개구 부분의 폭보다 좁은 것을 특징으로 한다.The through opening is characterized in that the width of the first opening portion on the semiconductor chip side is narrower than the width of the second opening portion on the other side.
상술한 반도체 장치에서, 도체로 형성된 관통 개구부의 개구 부분의 크기는 반도체 칩 측에 대향하는 측에서 더 크므로, 도체와 외부 전극간 접속 부분의 면적이 증대되어, 접속 저항이 낮아지고, 접속 부분에서의 결합력이 향상될 수 있다. 이로 인해, 접속 부분에서의 파단 및 개열을 성공적으로 방지하여, 높은 제조 수율을 얻을 수 있다.In the above-described semiconductor device, since the size of the opening portion of the through opening formed of the conductor is larger on the side opposite to the semiconductor chip side, the area of the connection portion between the conductor and the external electrode is increased, and the connection resistance is lowered. Cohesion at can be improved. For this reason, breaking and cleavage at a connection part can be prevented successfully, and high manufacturing yield can be obtained.
관통 개구부의 직경은 반도체 칩 전극의 폭보다 더 크게 설정하는 것이 바람직하다. 이로 인해, 접속 부분의 강도가 증대되고, 접속 부분에서의 저항이 감소될 수 있다.The diameter of the through opening is preferably set larger than the width of the semiconductor chip electrode. Due to this, the strength of the connecting portion can be increased, and the resistance at the connecting portion can be reduced.
기판 두께의 범위는 50 ㎛ 내지 350 ㎛ 가 바람직하다. 이렇게 함으로써, 기판과 프린트 기판간 거리가 충분히 증대되어, 기판과 프린트 기판간 접속 부분에 걸리는 응력을 만족스럽게 흡수하게 된다. 따라서, 접속 부분에서의 파단 및 개열을 성공적으로 방지하여, 반도체 장치를 높은 수율로 제조할 수 있게 된다.The range of the substrate thickness is preferably 50 µm to 350 µm. By doing so, the distance between the substrate and the printed board is sufficiently increased, and the stress applied to the connecting portion between the board and the printed board is satisfactorily absorbed. Therefore, breakage and cleavage at the connecting portion can be prevented successfully, and the semiconductor device can be manufactured with high yield.
관통 개구부내에서 도체와 접합된 외부 전극이 프린트 기판에 접합되는 경우, 박리 강도의 범위는 14 ㎏f/㎝ 내지 18 ㎏f/㎝ 로 설정한다. 이로 인해, 기판과 프린트 기판간 접속 부분 상에, 응력이 걸리게 된다. 따라서, 접속 부분에서의 파단 및 개열을 성공적으로 방지하여, 반도체 장치를 높은 수율로 제조할 수 있게 된다.When the external electrode bonded to the conductor in the through opening is bonded to the printed circuit board, the peel strength ranges from 14 kgf / cm to 18 kgf / cm. For this reason, a stress is applied on the connection part between a board | substrate and a printed board. Therefore, breakage and cleavage at the connecting portion can be prevented successfully, and the semiconductor device can be manufactured with high yield.
본 발명의 제 5 실시예에 따르면, 반도체 장치는,According to a fifth embodiment of the present invention, a semiconductor device includes:
일면 상에 전극을 갖는 반도체 칩을 지지하는 막 형태의 기판,A substrate in a film form for supporting a semiconductor chip having an electrode on one surface;
반도체 칩에 해당하는 위치에 기판을 관통하여 형성되는 관통 개구부,A through opening formed through the substrate at a position corresponding to the semiconductor chip,
도금층에 의해 관통 개구부내에 형성되고 반도체 칩의 전극에 접속되는 도체, 및A conductor formed in the through opening by the plating layer and connected to the electrode of the semiconductor chip, and
관통 개구부 내의 도체와 일체로 형성된 도금층의 배선을 구비하되,A wiring of the plating layer formed integrally with the conductor in the through opening,
상기 관통 개구부는 반도체 칩 측의 제 1 개구 부분의 폭이 다른 측의 제 2 개구 부분의 폭보다 좁은 것을 특징으로 한다.The through opening is characterized in that the width of the first opening portion on the semiconductor chip side is narrower than the width of the second opening portion on the other side.
본 발명의 제 6 실시예에 따르면, 반도체 장치는,According to a sixth embodiment of the present invention, a semiconductor device includes
일면 상에 전극을 갖는 반도체 장치를 지지하는 막 형태의 기판,A substrate in the form of a film for supporting a semiconductor device having electrodes on one surface;
반도체 칩에 해당하는 위치에 기판을 관통하여 형성되는 관통 개구부,A through opening formed through the substrate at a position corresponding to the semiconductor chip,
도금층에 의해 관통 개구부내에 형성되고 반도체 칩의 전극에 접합되는 도체, 및A conductor formed in the through opening by the plating layer and bonded to the electrode of the semiconductor chip, and
기판 상에 형성되고, 도체에 접합되며, 14 ㎏f/㎝ 내지 18 ㎏f/㎝ 범위의 박리 강도로 프린트 기판 상에 본딩되는 외부 전극을 구비한다.And an external electrode formed on the substrate, bonded to the conductor, and bonded onto the printed substrate with a peel strength in the range of 14 kgf / cm to 18 kgf / cm.
이하, 본 발명의 바람직한 실시예의 첨부 도면 및 상세한 설명으로부터 본 발명을 더욱 상세히 알아보기로 하겠지만, 이는 본 발명을 한정하기 위해 취한 것이 아니라, 단지 설명과 이해를 위해 취한 것으로 이해하여야 한다.DETAILED DESCRIPTION OF EMBODIMENTS Hereinafter, the present invention will be described in more detail from the accompanying drawings and detailed description of the preferred embodiments of the present invention, but it is to be understood that the present invention is not intended to be limiting of the invention but merely for the purpose of illustration and understanding.
이하, 첨부 도면을 참조하여, 본 발명의 바람직한 실시예에 의해서, 본 발명을 상세하게 논의하기로 한다. 하기 설명에서는, 본 발명을 완전히 이해하기 위해, 참조 번호를 병기한다. 그러나, 당업자는 분명히 이러한 특정의 상세한 설명 없이도 본 발명을 행할 수 있을 것이다.Hereinafter, with reference to the accompanying drawings, by the preferred embodiment of the present invention, the present invention will be discussed in detail. In the following description, reference numerals are given together in order to fully understand the present invention. However, one of ordinary skill in the art would clearly be able to practice the invention without these specific details.
도 1a 내지 도 1g 는 본 발명에 따른 반도체 장치 제조 공정의 제 1 실시예를 도시한 도면.1A to 1G show a first embodiment of a semiconductor device manufacturing process according to the present invention.
도 2 는 본 발명에 따른 반도체 장치의 제 1 실시예를 도시한 도면.2 shows a first embodiment of semiconductor device according to the present invention;
도 3 은 본 발명에 따른 반도체 장치의 제 1 실시예의 일례를 도시한 도면.3 shows an example of a first embodiment of a semiconductor device according to the present invention;
도 4 는 본 발명에 따른 반도체 장치의 제 1 실시예의 다른 일례를 도시한 도면.4 shows another example of the first embodiment of semiconductor device according to the present invention;
도 5a 내지 도 5g 는 본 발명에 따른 반도체 장치 제조 공정의 제 2 실시예를 도시한 도면.5A to 5G show a second embodiment of the semiconductor device manufacturing process according to the present invention.
도 6 은 본 발명에 따른 반도체 장치의 제 2 실시예를 도시한 도면.6 shows a second embodiment of semiconductor device according to the present invention;
도 7 은 본 발명에 따른 반도체 장치 제조 공정의 제 2 실시예의 하나의 제조 공정을 도시한 평면도.7 is a plan view showing one manufacturing process of the second embodiment of the semiconductor device manufacturing process according to the present invention.
도 8 은 본 발명에 따른 반도체 장치 제조 공정의 제 2 실시예의 하나의 제조 공정을 도시한 평면도.8 is a plan view showing one manufacturing process of the second embodiment of the semiconductor device manufacturing process according to the present invention.
도 9a 내지 도 9h 는 종래의 반도체 장치 제조 공정의 일례를 도시한 도면.9A to 9H illustrate an example of a conventional semiconductor device manufacturing process.
도 10a 내지 도 10h 는 종래의 반도체 장치 제조 공정의 또 다른 예를 도시한 도면.10A to 10H show yet another example of the conventional semiconductor device manufacturing process.
※도면의 주요 부분에 대한 부호의 설명※ Explanation of code for main part of drawing
1 : 반도체 칩 10 : 전극 패드1 semiconductor chip 10 electrode pad
11 : 프린트 기판 12 : 기판11 printed board 12 substrate
13 : 접착제 14 : 배선13: adhesive 14: wiring
15 : Cu 층 16 : 수지15: Cu layer 16: resin
17 : 솔더 레지스트 18 : 도금층17 solder resist 18 plating layer
19 : 솔더 범프 111 : 레지스트19: solder bump 111: resist
112 : 개구 부분112: opening portion
도 1a 내지 도 1g 는 본 발명에 따른 반도체 장치의 제조 공정의 제 1 실시예를 도시한 도면, 도 2 는 본 발명에 따른 반도체 장치의 제 1 실시예를 도시한 도면, 도 3 은 본 발명에 따른 반도체 장치의 제 1 실시예의 일례를 도시한 도면, 도 4 는 본 발명에 따른 반도체 장치의 제 1 실시예의 또 다른 예를 도시한 도면이다.1A to 1G show a first embodiment of a manufacturing process of a semiconductor device according to the present invention, FIG. 2 shows a first embodiment of a semiconductor device according to the present invention, and FIG. 3 shows the present invention. Fig. 4 shows an example of the first embodiment of the semiconductor device according to the present invention, and Fig. 4 shows another example of the first embodiment of the semiconductor device according to the present invention.
본 발명에 따른 반도체 장치의 제 1 실시예는 BGA (Ball Grid Array) 또는 CSP (Chip Size Package) 등의 빌트-인 (built-in) 패키지이다. 도시한 반도체 장치의 실시예는 외부 전극이 반도체 칩 표면의 외부에 배열된 팬-아웃 구조를 갖는다. 한편, 본 발명에 따른 반도체 장치의 제 1 실시예는, 반복 형성된 도체의 배선 리드와 복수의 반도체 칩의 전극에 해당하는 부분을 적절한 수단에 의해 중첩 및 접합함으로써, 복수의 배선을 제공하는 TAB 방식으로 제조된다. 더 상세하게 말하면, 이 반도체 장치는, 반도체 칩의 전극 패드와 기판의 내부 리드의 대응하는 부분을 중첩한 후에, 반도체 칩의 전극 패드와 기판의 내부 리드의 대응하는 부분이 본딩되는 내부 리드 본딩 방식으로 제조된다.A first embodiment of a semiconductor device according to the present invention is a built-in package such as a ball grid array (BGA) or a chip size package (CSP). The embodiment of the illustrated semiconductor device has a fan-out structure in which external electrodes are arranged outside of the semiconductor chip surface. On the other hand, in the first embodiment of the semiconductor device according to the present invention, the TAB method of providing a plurality of wirings by superimposing and joining the wiring leads of the conductor repeatedly formed and the portions corresponding to the electrodes of the plurality of semiconductor chips by appropriate means. Is prepared. More specifically, this semiconductor device is an internal lead bonding scheme in which a corresponding portion of an electrode pad of a semiconductor chip and an internal lead of a substrate is bonded after overlapping an electrode pad of a semiconductor chip and an internal lead of a substrate. Is prepared.
다음으로, 도시한 본 발명에 따른 반도체 장치의 제조 공정의 실시예를, 도 1a 내지 도 1h 를 참조하여 논의하기로 한다.Next, an embodiment of the manufacturing process of the semiconductor device according to the present invention shown will be discussed with reference to FIGS. 1A to 1H.
도 1a 에 도시한 바와 같이, 반도체 장치의 제조시, 일면 상에 접착제 (13) 가 도포된 기판 (12) 을 사용한다. 기판 (12) 두께의 범위는 50 ㎛ 내지 350 ㎛ 가 바람직하다. 경제성의 관점에서, 더 바람직한 기판 (12) 두께의 범위는 50 ㎛ 내지 100 ㎛ 이다. 이러한 기판 (12) 의 두께를 설정함으로써, 기판 (12) 과 프린트 기판 (110) 간 두께를 더 증대시켜, 기판 (12) 과 프린트 기판 (11) 간 접속 부분 및 외부 전극으로 기능하는 솔더 범프 (19) 와 프린트 기판 (110) 간 접속 부분 상에 걸리는 응력을 흡수하게 된다. 한편, 이 기판 (12) 은 폴리이미드 수지 또는 에폭시 수지 등의 유기 수지로 이루어진다.As shown in Fig. 1A, in manufacturing a semiconductor device, a substrate 12 having an adhesive 13 applied on one surface thereof is used. As for the thickness of the board | substrate 12, 50 micrometers-350 micrometers are preferable. From the viewpoint of economy, the more preferable substrate 12 thickness ranges from 50 µm to 100 µm. By setting the thickness of such a substrate 12, the solder bumps functioning as a connection part and an external electrode between the substrate 12 and the printed board 11 to further increase the thickness between the substrate 12 and the printed board 110. 19) absorbs the stress applied to the connecting portion between the printed board 110. On the other hand, this board | substrate 12 consists of organic resins, such as a polyimide resin or an epoxy resin.
다음으로, 도 1b 에 도시한 바와 같이, 접착제가 도포된 기판 (12) 의 표면과 칩 전극 (10) 이 형성된 반도체 칩 (1) 의 표면을 가열 상태에서 본딩한 후, 도 1c 에 도시한 바와 같이, 반도체 칩 (1) 들 사이에 수지를 매립한다. 일반적으로, 칩 전극 (10) 이 제공된 반도체 칩 (1) 의 표면 상에는, 반도체 칩 (1) 의 보호를 위해 산화층 (SiO2) 등을 도포한다. 그러나, 설명의 단순화를 위해, 그와 같은 보호 산화층은 도면에서 생략하였다. 반도체 칩 (1) 들 사이에 수지를 매립하는 공정 단계를, 이 시점에서 수행하지 않고, 이후 논의될 차후 공정 (도 1f 참조) 을 행한 후에 이 공정 단계를 행할 수도 있다. 또한, 반도체 칩 (1) 의 칩 전극 (10) 에 해당하는 기판 (12) 의 부분에 레이저 광을 기판 (12) 측으로부터 조사하여, 양 표면에서 개방된 관통 개구부 (11) 를 기판 (12) 을 관통하여 형성한다. 도시한 실시예에서, 레이저로는, UV-YAG (Ultraviolet-Yttrium Argon Garium) 를 사용한다. 관통 개구부 (11) 의 직경은 10 ㎛ 내지 50 ㎛ 정도로 설정한다. 한편, 관통 개구부 (11) 의 개구 부분의 크기는 반도체 칩 측의 개구 부분이 폭이 대향하는 측 (외부 전극인 솔더 범프 (19) 측) 의 개구 부분의 폭보다 좁게 설정한다. 따라서, 이 관통 개구부 (11) 는 원뿔 형태로 형성된다.Next, as shown in FIG. 1B, after bonding the surface of the substrate 12 to which the adhesive is applied and the surface of the semiconductor chip 1 on which the chip electrode 10 is formed in a heated state, as shown in FIG. 1C. Similarly, resin is embedded between the semiconductor chips 1. In general, an oxide layer (SiO 2 ) or the like is applied on the surface of the semiconductor chip 1 provided with the chip electrode 10 to protect the semiconductor chip 1. However, for the sake of simplicity, such a protective oxide layer is omitted in the drawings. The process step of embedding the resin between the semiconductor chips 1 may not be performed at this point, but may be performed after the subsequent process (see FIG. 1F) to be discussed later. Moreover, the laser beam is irradiated to the part of the board | substrate 12 corresponding to the chip electrode 10 of the semiconductor chip 1 from the board | substrate 12 side, and the board | substrate 12 is made to penetrate the opening part 11 opened at both surfaces. It penetrates through. In the illustrated embodiment, UV-YAG (Ultraviolet-Yttrium Argon Garium) is used as the laser. The diameter of the through opening 11 is set to about 10 to 50 m. On the other hand, the size of the opening part of the through opening 11 is set so that the opening part of the semiconductor chip side is narrower than the width of the opening part of the side (the solder bump 19 side which is an external electrode) which width | variety opposes. Therefore, this through opening 11 is formed in the shape of a cone.
다음으로, 도 1d 에 도시한 바와 같이, 기판 (12) 상에, 약 1 ㎛ 두께의 도체인 Cu 층 (15) 을 스퍼터링에 의해 형성한다. Cu 층 (15) 상에, Cu 를 이용하여 전해 도금층을 10 ㎛ 내지 15 ㎛ 의 두께로 형성한다. 이렇게 하여, 반도체 칩 (1) 의 칩 전극 (10) 을 관통홀 (11) 내의 도체에 접합한다. 도금층에 의해 형성된 배선 (14) 을 도체인 Cu 층 (15) 과 일체로 기판 (12) 상에 형성한다. 따라서, 접속 신뢰성이 높은 반도체 장치를 얻을 수 있게 된다.Next, as shown in FIG. 1D, a Cu layer 15, which is a conductor having a thickness of about 1 μm, is formed on the substrate 12 by sputtering. On the Cu layer 15, an electroplating layer is formed in thickness of 10 micrometers-15 micrometers using Cu. In this way, the chip electrode 10 of the semiconductor chip 1 is joined to the conductor in the through-hole 11. The wiring 14 formed by the plating layer is formed on the substrate 12 integrally with the Cu layer 15 serving as the conductor. Therefore, a semiconductor device with high connection reliability can be obtained.
다음으로, 도 1e 에 도시한 바와 같이, 배선 (14) 상에, 소정의 패턴을 갖는 레지스트 (111) 를 도포한다. 또한, 레지스트 (111) 에 대하여 노광 및 현상을 행한 후, 레지스트 (111) 가 형성되지 않은 부분인 배선 (14) 상에 Cu 의 패턴 에칭을 행하고, 그 후, 솔더 레지스트 (17) 를 도포한다. 그 후, 솔더 레지스트 (17) 에 대하여, 노광 및 현상을 행한다. 그 후, 노출되지 않은 부분의 솔더 레지스트 (17) 를 제거하여, 배선 (14) 상의 소정 위치에 개구 부분 (112) 을 제공한다. 또한, 개구 부분 (112) 내에 도금을 행한다 (도 1f 참조). 도시한 실시예에서, 도금층 (18) 은 Au 등의 무전해 도금에 의해 약 0.1 ㎛ 의 두께로 형성된다. 그러나, 이 도금층 (18) 은 무전해 도금뿐만 아니라 일반적으로 이용되는 전해 도금으로도 형성될 수 있다.Next, as shown in FIG. 1E, a resist 111 having a predetermined pattern is applied onto the wiring 14. After exposing and developing the resist 111, pattern etching of Cu is performed on the wiring 14, which is a portion where the resist 111 is not formed, and then the solder resist 17 is applied. Thereafter, the solder resist 17 is exposed and developed. Then, the solder resist 17 of the unexposed part is removed, and the opening part 112 is provided in the predetermined position on the wiring 14. In addition, plating is performed in the opening portion 112 (see FIG. 1F). In the illustrated embodiment, the plating layer 18 is formed to a thickness of about 0.1 mu m by electroless plating such as Au. However, this plating layer 18 can be formed not only by electroless plating but also by electrolytic plating which is generally used.
다음으로, 도 1g 에 도시한 바와 같이, 반도체 범프 (19) 와 개구 부분 (112) 간 접합을 위해, 외부 전극으로 기능하는 솔더 범프 (19) 를 개구 부분 (112) 상에 실장한다. 그 후, 수지 (16) (여기서는 A-A' 표면) 부분에, 외형 절단 (다이스 커팅 (dice cutting)) 을 행한다. 마지막으로, 도 2 에 도시한 바와 같이, 프린트 기판 (110) 상에 실장하여, 도시한 반도체 장치의 실시예를 얻는다.Next, as shown in FIG. 1G, a solder bump 19 serving as an external electrode is mounted on the opening portion 112 for bonding between the semiconductor bump 19 and the opening portion 112. Thereafter, the resin 16 (here, A-A 'surface) is subjected to external cutting (dice cutting). Finally, as shown in FIG. 2, it mounts on the printed circuit board 110, and obtains the Example of the semiconductor device shown.
도시한 반도체 장치의 실시예를 도 1a 내지 도 1h 에 도시한 제조 공정의 실시예를 통해 얻게 되는 경우, 도 2 에 도시한 바와 같이, 반도체 칩 (1) 과 접착제 (13) 의 접합 표면으로부터 프린트 기판 (110) 까지의 폭은 약 350 ㎛ 내지 650 ㎛ 의 범위에 있게 된다. 그 중에서, 반도체 칩 (1) 과 접착제 (13) 간 접합 표면으로부터 솔더 레지스트 (17) 까지의 두께는 약 50 ㎛ 내지 350 ㎛ 범위에 있고, 솔더 레지스트 (17) 로부터 프린트 기판 (110) 까지의 두께는 약 300 ㎛ 이다. 이 중에서, 반도체 칩 (1) 과 접착제 (13) 간 접합 표면으로부터 솔더 레지스트 (17) 까지 폭 중의 대부분을, 기판 (12) 이 점유한다. 따라서, 반도체 칩 (1) 과 접착제 (13) 간 접합 표면으로부터 솔더 레지스트 (17) 까지의 두께는 기판 (12) 의 두께와 거의 동일해진다.When the embodiment of the semiconductor device shown is obtained through the embodiment of the manufacturing process shown in Figs. 1A to 1H, as shown in Fig. 2, printing from the bonding surface of the semiconductor chip 1 and the adhesive 13 is performed. The width up to the substrate 110 is in the range of about 350 μm to 650 μm. Among them, the thickness from the bonding surface between the semiconductor chip 1 and the adhesive 13 to the solder resist 17 is in the range of about 50 μm to 350 μm, and the thickness from the solder resist 17 to the printed board 110. Is about 300 μm. Among them, the substrate 12 occupies most of the width from the bonding surface between the semiconductor chip 1 and the adhesive 13 to the solder resist 17. Therefore, the thickness from the bonding surface between the semiconductor chip 1 and the adhesive 13 to the solder resist 17 becomes substantially the same as the thickness of the substrate 12.
따라서, 도시한 반도체 장치의 실시예에서 제공되는 기판 (12) 두께의 범위는 50 ㎛ 내지 350 ㎛ 가 바람직하다. 경제성의 관점에서, 더 바람직한 기판 (12) 두께의 범위는 50 ㎛ 내지 100 ㎛ 이다. 도시한 반도체 장치의 실시예에서, 바람직한 기판 (12) 두께의 범위가 50 ㎛ 내지 350 ㎛ 로 되면, 반도체 칩 (11) 과 기판 (12) 간 접속 부분 상에 걸리는 응력 및 반도체 칩 (1) 상에 걸리는 응력을 만족스럽게 흡수하게 된다.Therefore, the thickness of the substrate 12 provided in the embodiment of the semiconductor device shown is preferably 50 µm to 350 µm. From the viewpoint of economy, the more preferable substrate 12 thickness ranges from 50 µm to 100 µm. In the embodiment of the illustrated semiconductor device, when the preferred substrate 12 thickness ranges from 50 μm to 350 μm, the stress applied on the connecting portion between the semiconductor chip 11 and the substrate 12 and the semiconductor chip 1 are on. It satisfactorily absorbs the stress applied to it.
한편, 도시한 반도체 장치의 실시예는 관통홀 (12) 내의 도체인 Cu 층 (15) 과 일체로 기판 (12) 상에 형성된 도금층으로 이루어진 배선 (14) 과 함께 형성되어, 접속 신뢰성이 높은 반도체 장치를 얻게 된다.On the other hand, the embodiment of the illustrated semiconductor device is formed with a wiring 14 made of a plating layer formed on the substrate 12 integrally with the Cu layer 15, which is a conductor in the through hole 12, and has high connection reliability. You get a device.
한편, 도 2 에 도시한 반도체 장치의 실시예에서, 프린트 기판 (10) 에 접합된 솔더 범프 (19) 를 화살표 (B) 의 방향으로 인장하여, 프린트 기판 (10) 과 외부 전극으로 기능하는 솔더 범프 (19) 간 접속 부분의 박리 강도를 측정하였다. 그 결과, 솔더 범프 (19) 와 프린트 기판간 접속 부분의 박리 강도 범위는 14 ㎏f/㎝ 내지 18 ㎏f/㎝ 이었다.On the other hand, in the embodiment of the semiconductor device shown in FIG. 2, the solder bumps 19 bonded to the printed circuit board 10 are pulled in the direction of the arrow B to serve as the printed circuit board 10 and the external electrodes. The peeling strength of the connection part between bumps 19 was measured. As a result, the peeling strength range of the connection part between the solder bump 19 and the printed board was 14 kgf / cm-18 kgf / cm.
한편, 도 9a 내지 도 9h 에 도시한 종래 제조 공정을 통해 얻은 반도체 장치에서 접속 부분의 박리 강도 범위는 12 ㎏f/㎝ 내지 16 ㎏f/㎝ 이었다. 따라서, 도시한 반도체 장치의 실시예는 종래 제조 공정을 통해 얻은 반도체 장치의 박리 강도에 비해서, 큰 박리 강도로 인한 잔류 변형을 저하시킨다는 것이 인정된다. 상술한 바와 같이, 도시한 반도체 장치의 실시예에서, 솔더 범프와 프린트 기판간 접속 부분의 강도가 향상되었다.On the other hand, the peeling strength range of the connection part in the semiconductor device obtained through the conventional manufacturing process shown in FIGS. 9A-9H was 12 kgf / cm-16 kgf / cm. Therefore, it is recognized that the embodiment of the illustrated semiconductor device reduces the residual strain due to large peel strength, compared to the peel strength of the semiconductor device obtained through the conventional manufacturing process. As described above, in the embodiment of the illustrated semiconductor device, the strength of the connection portion between the solder bumps and the printed board is improved.
한편, 도시한 실시예에서는, 기판 (12) 상의 배선 (12) 상에 개구 부분 (112) 을 제공하고, 이 개구 부분 (112) 에 솔더 범프 (19) 를 제공한다. 그러나, 도 9 에 도시한 반도체 장치에서와 같이, 개구 부분 (112) 대신에, 개구 부분 (212) 을, 관통 개구부 (11) 에 제공된 배선 (14) 상에 제공할 수도 있다. 선택적으로, 도 4 에 도시한 반도체 장치로서는, 도 3 에 도시한 반도체 장치와 동일한 관통 개구부에 제공된 도금층 상의 개구 부분 (312) 을 제공하고 관통 개구부 (31) 의 직경을 칩 전극 (10) 의 폭보다 더 크게 설정함으로써, 반도체 칩과 기판간 접속 부분 상에 걸리는 응력을 성공적으로 흡수할 수 있게 된다. 또한, 칩 전극 (10) 의 저항을 저하시킬 수 있다. 도 3 및 도 4 에서는, 도 1 및 도 2 의 도면에서 생략된 보호층 (213 및 313) 이 도시되어 있음에 유의해야 한다.On the other hand, in the illustrated embodiment, the opening portion 112 is provided on the wiring 12 on the substrate 12, and the solder bumps 19 are provided in the opening portion 112. However, as in the semiconductor device shown in FIG. 9, instead of the opening portion 112, the opening portion 212 may be provided on the wiring 14 provided in the through opening 11. Optionally, as the semiconductor device shown in FIG. 4, an opening portion 312 is provided on the plating layer provided in the same through opening as the semiconductor device shown in FIG. 3, and the diameter of the through opening 31 is defined by the width of the chip electrode 10. By setting it larger, it becomes possible to successfully absorb the stress applied on the connection portion between the semiconductor chip and the substrate. In addition, the resistance of the chip electrode 10 can be reduced. It should be noted that in FIGS. 3 and 4, protective layers 213 and 313, which are omitted in the figures of FIGS. 1 and 2, are shown.
다음으로, 반도체 장치의 제조 공정 및 반도체 장치의 또 다른 실시예를, 도면을 참조하여 설명하기로 한다.Next, a manufacturing process of a semiconductor device and another embodiment of the semiconductor device will be described with reference to the drawings.
도 5a 내지 도 5g 는 본 발명에 따른 반도체 장치의 제조 공정이 제 2 실시예를 도시한 도면, 도 6 은 본 발명에 따른 반도체 장치의 제 2 실시예를 도시한 도면, 도 7 은 본 발명에 따른 반도체 장치 제조 공정의 제 2 실시예의 하나의 제조 공정 단계를 도시한 평면도, 도 8 은 본 발명에 따른 반도체 장치 제조 공정의 제 2 실시예의 하나의 제조 공정 단계를 도시한 평면도이다.5A to 5G show a second embodiment of the manufacturing process of the semiconductor device according to the present invention, FIG. 6 shows a second embodiment of the semiconductor device according to the present invention, and FIG. 7 shows the present invention. 8 is a plan view showing one manufacturing process step of the second embodiment of the semiconductor device manufacturing process according to the present invention. FIG. 8 is a plan view showing one manufacturing process step of the second embodiment of the semiconductor device manufacturing process according to the present invention.
도 5a 내지 도 5h 및 도 6 에 도시한 바와 같이, 본 발명에 따른 반도체 장치의 제 2 실시예는 BGA (Ball Grid Array) 또는 CSP (Chip Size Package) 등의 빌트-인 패키지이다. 도시한 반도체 장치의 실시예는 외부 전극이 반도체 칩 표면의 내부에 배열된 팬-인 (Fan-in) 구조를 갖는다. 즉, 본 발명에 따른 반도체 장치 제조 공정의 제 2 실시예는, 반도체 칩들 사이에 수지 (16) 를 충전하는 공정 (도 1b 에 도시한 단계) 이 생략된 점 이외에는 반도체 장치 제조 공정의 제 1 실시예와 거의 동일하다.5A to 5H and 6, a second embodiment of a semiconductor device according to the present invention is a built-in package such as a ball grid array (BGA) or a chip size package (CSP). The embodiment of the illustrated semiconductor device has a fan-in structure in which external electrodes are arranged inside the semiconductor chip surface. That is, the second embodiment of the semiconductor device manufacturing process according to the present invention is the first embodiment of the semiconductor device manufacturing process except that the step of filling the resin 16 between the semiconductor chips (step shown in FIG. 1B) is omitted. Almost the same as the example.
한편, 도시한 실시예에서, 도 5c 에 도시한 기판 (12) 상에 레이저 광의 조사에 의해 관통 개구부 (11) 가 형성된 반도체 웨이퍼 (0) 의 평면도가 도 7 에 도시되어 있다. 이 관통홀 (11) 은, 반도체 웨이퍼 (0) 상의 기판 (12) 에 분당 약 20000 개의 속도로 형성된다.On the other hand, in the illustrated embodiment, a plan view of the semiconductor wafer 0 in which the through opening 11 is formed by irradiation of laser light on the substrate 12 shown in Fig. 5C is shown in Fig. 7. This through hole 11 is formed in the substrate 12 on the semiconductor wafer 0 at a rate of about 20000 per minute.
한편, 도 5g 에 도시한 외형 절단 (다이스 커팅) 의 단계에서, 반도체 웨이퍼 (0) 의 표면 상에 스크래치가, 다이아몬드 커터 등에 의해 절단된 절단 표면 (61 및 62) 의 화살표 방향으로 형성되고, 절단 표면 (61) 으로부터 절단 표면 (62) 까지의 반도체 웨이퍼 (0) 는 도 8 에 도시한 바와 같은 각각의 개별적인 다이 (die) 로 분할된다.On the other hand, in the step of contour cutting (die cutting) shown in Fig. 5G, scratches are formed on the surface of the semiconductor wafer 0 in the direction of the arrow of the cutting surfaces 61 and 62 cut by a diamond cutter or the like, and cutting. The semiconductor wafer 0 from the surface 61 to the cutting surface 62 is divided into respective individual dies as shown in FIG. 8.
상술한 공정을 통해, 도시한 본 발명에 따른 반도체 장치 제조 공정의 실시예에 의하면, 도 6 에 도시한 바와 같이, 반도체 칩 (1) 들 사이에 수지 (16) 가 충전되지 않은 팬-인 구조를 갖는 반도체 장치를 얻을 수 있다.According to the embodiment of the semiconductor device manufacturing process according to the present invention shown through the above-described process, as shown in FIG. 6, a fan-in structure in which the resin 16 is not filled between the semiconductor chips 1. A semiconductor device having a structure can be obtained.
상술한 바와 같이, 본 발명의 반도체 장치 제조 공정에 따르면, 기판의 두께를 충분히 두껍게 하여, 프린트 기판과 반도체 칩간 거리를 충분히 크게 설정할 수 있게 된다. 따라서, 기판과 반도체 칩에 제공된 칩 전극간 접속 부분 상에 걸리는 응력을 만족스럽게 흡수할 수 있게 된다. 따라서, 그 접속 부분의 파단 또는 개열을 성공적으로 피할 수 있게 된다. 따라서, 반도체 장치의 생산성을 향상시킬 수 있게 된다. 또한, 반도체 칩의 내부 및 반도체 칩과 프린트 기판 사이에 배치된 부분을 수리할 수 있으므로, 보수성이 높은 반도체 장치를 이룰 수 있다.As described above, according to the semiconductor device manufacturing process of the present invention, the thickness of the substrate is sufficiently thick, so that the distance between the printed circuit board and the semiconductor chip can be set sufficiently large. Therefore, it is possible to satisfactorily absorb the stress applied on the connecting portion between the substrate and the chip electrode provided in the semiconductor chip. Therefore, breakage or cleavage of the connection portion can be avoided successfully. Therefore, the productivity of the semiconductor device can be improved. In addition, since the parts arranged inside the semiconductor chip and between the semiconductor chip and the printed board can be repaired, a semiconductor device having high repairability can be achieved.
한편, 본 발명에 따른 반도체 장치에 의하면, 외부 전극 측의 관통 개구부의 개구 부분의 폭을, 반도체 칩 측의 관통 개구부의 개구 부분의 폭보다 크게 제공함으로써, 도체와 외부 전극간 접속 부분의 면적을 크게 하여, 접속 저항을 작게하고 접속 부분의 결합력을 증대시킬 수 있게 된다. 이에 의해, 접속 부분의 파단 및 개열을 피할 수 있게 된다. 따라서, 수율이 높은 반도체 장치를 얻을 수 있게 된다.On the other hand, according to the semiconductor device according to the present invention, the area of the connecting portion between the conductor and the external electrode is increased by providing the width of the opening portion of the through opening on the external electrode side larger than the width of the opening portion of the through opening on the semiconductor chip side. By making it large, connection resistance can be made small and the coupling force of a connection part can be increased. As a result, breakage and cleavage of the connecting portion can be avoided. Therefore, a semiconductor device with high yield can be obtained.
한편, 본 발명에 따른 반도체 장치의 제 1 실시예는 반복 형성된 도체의 배선 리드와 복수의 반도체 칩의 전극에 해당하는 부분을 적절한 수단으로 중첩 및 접합하여, 복수의 배선을 제공하는 TAB 방식으로 제조된다. 더 상세하게 말하면, 이 반도체 장치는, 반도체 칩의 전극 패드와 기판의 내부 리드의 대응 부분이 반도체 칩의 전극 패드와 기판의 내부 리드의 대응 부분을 중첩한 후에 본딩되는 내부 리드 본딩 방식으로 제조된다. 또한, 반도체 칩의 내부 및 반도체 칩과 프린트 기판 사이에 배치된 부분을 수리할 수 있으므로, 보수성이 높은 반도체 장치를 이룰 수 있다.On the other hand, the first embodiment of the semiconductor device according to the present invention is manufactured by the TAB method of providing a plurality of wiring by overlapping and joining the wiring lead of the conductor repeatedly formed and the portions corresponding to the electrodes of the plurality of semiconductor chips by appropriate means. do. More specifically, this semiconductor device is manufactured by an internal lead bonding method in which a corresponding portion of an electrode pad of a semiconductor chip and an inner lead of the substrate overlaps an electrode pad of the semiconductor chip and a corresponding portion of an inner lead of the substrate. . In addition, since the parts arranged inside the semiconductor chip and between the semiconductor chip and the printed board can be repaired, a semiconductor device having high repairability can be achieved.
본 발명을, 그 예시적인 실시예를 참조하여 도시 및 설명하였으나, 당업자는 본 발명의 정신 및 범주로부터 벗어나지 않고, 그 예시적인 실시예에 상술한 그리고 그외 각종의 변경, 생략 및 부가를 행할 수도 있음을 이해하여야 한다. 따라서, 본 발명은 상술한 특정 실시예에 한정되는 것이 아니라, 청구 범위에서 설명되는 특징을 참조할 경우에 망라되는 범주 및 그 균등물내에서 실현될 수 있는 모든 가능한 실시예를 포함하는 것으로 이해하여야 한다.While the present invention has been illustrated and described with reference to exemplary embodiments thereof, those skilled in the art may make various changes, omissions, and additions to the exemplary embodiments described above and others without departing from the spirit and scope of the present invention. Should be understood. Therefore, it is to be understood that the present invention is not limited to the specific embodiments described above, but includes all possible embodiments that may be realized within the scope and equivalents thereof when referring to the features described in the claims. .
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