KR100363933B1 - Semiconductor device and a process of fabricating the same - Google Patents
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Abstract
반도체 칩은 칩전극을 갖는다. 그 칩전극에 배선층이 접속된다. 그배선층에는 땜납범프 형태의 각 접촉단자가 접속된다. 반도체 칩상에 기판이 형성된다. 그 기판상에 수지층이 형성된다. 수지층의 형성은 공정단계 중에 열의 주입에 기인한 기판의 휘어짐 및/또는 변형을 억제한다. 이로인해 범프전극과 프린트기판과의 접속부에서의 크랙의 발생이 방지된다.The semiconductor chip has a chip electrode. The wiring layer is connected to the chip electrode. Each contact terminal in the form of a solder bump is connected to the wiring layer. A substrate is formed on a semiconductor chip. The resin layer is formed on the substrate. Formation of the resin layer suppresses warping and / or deformation of the substrate due to the injection of heat during the process step. This prevents the occurrence of cracks at the connection portion between the bump electrodes and the printed board.
Description
본 발명은 반도체 장치 및 반도체 장치의 제조공정에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing process of the semiconductor device.
다양한 형태의 반도체 패키지가 전자기기의 고기능화, 소형 경량화, 고속화의 요구에 맞추어 발전하여 왔다. 예를들면, 소형 경량화는 반도체 칩에서 장치의 수를 증가시킴으로서 행하여지고 있다.Various types of semiconductor packages have been developed to meet the demands of high functionality, small size, light weight, and high speed of electronic devices. For example, miniaturization and weight reduction are performed by increasing the number of devices in a semiconductor chip.
집적회로 반도체 칩 기술이 발전함에 따라, 개개의 능동 및 수동장치의 크기는 매우 작아지게 되었고, 칩내의 장치의 수가 급속도로 증가하게 되었다. 또한, 현대적인 칩의 크기도 감소하는 추세이다. 이러한 경향은 계속될 것이며, 입/출력 접속용 접촉단자의 밀도와 장치의 전체적인 갯수에 관한 요구가 점점 더 커질 것이다. 와이어리스본딩은 "갱본딩(gang bonding)" 으로도 불리우는데, 이는 칩전극, 배선용 리드 및 접촉단자을 포개어 접합하는 널리 사용되는 본딩방식이다. 이러한 와이어리스본딩방식으로는, TAB (tape automated bonding) 방식이 있다.As integrated circuit semiconductor chip technology has advanced, the size of individual active and passive devices has become very small, and the number of devices in the chip has rapidly increased. In addition, the size of modern chips is also decreasing. This trend will continue, and the demands on the density of contact terminals for input / output connections and the overall number of devices will grow. Wireless bonding is also called "gang bonding", which is a widely used bonding method in which chip electrodes, wiring leads, and contact terminals are stacked and bonded. Such a wireless bonding method is a TAB (tape automated bonding) method.
TAB 방식에 의하면, 얇은 테이프 형상의 기판과 배선용 리드를 형성하는 각 금속층이 반도체 칩의 칩전극에 대응하는 금속부분위에 놓이며, 접합되어 다수의 배선을 형성한다. 미국 특허공개공보 제 5,844,304 호 (일본 특허공개공보는 제 평8 - 102466 호) 는 내부범프본딩 (inner bump bonding) 기술을 사용한 반도체 장치 제조공정을 개시하고 있다. 이 내부범프본딩에 따르면, 구리의 배선용 리드상의 미리 예정된 지점에 칩전극을 놓고, 그 포개어진 부분을 열압착 또는 초음파병용열압착에 의해 접합한다.According to the TAB method, each of the metal layers forming the thin tape-shaped substrate and the wiring lead is placed on the metal portion corresponding to the chip electrode of the semiconductor chip and joined to form a plurality of wirings. U.S. Patent No. 5,844,304 (Japanese Patent Laid-Open No. Hei 8-102466) discloses a semiconductor device manufacturing process using an inner bump bonding technique. According to this internal bump bonding, a chip electrode is placed at a predetermined point on a copper wiring lead, and the overlapped portion is joined by thermocompression bonding or ultrasonic combination thermocompression bonding.
도 9(a) ~ 도 9(g) 및 도 10(a) ~ 도 10(d) 를 참조하여, 종래의 반도체 장치의 제조공정을 설명한다. 도 9(a) 에 나타낸 바와 같이, 기판 (2) 은 폴리이미드계 유기절연재를 막으로 형성한 기판을 사용한다. 기판 (2) 의 일주표면상에는, 구리로된 배선용 리드를 포함하는 배선층 (5) 이 형성된다. 그 배선층 (5) 의 표면상에 접착제 (4) 가 코팅된다. 기판 (2) 에는 개구부가 형성되며,도 9(a) 의 6에 단지 하나의 개구부상에 도시되어 있다.A manufacturing process of a conventional semiconductor device will be described with reference to Figs. 9A to 9G and 10A to 10D. As shown in Fig. 9A, the substrate 2 uses a substrate formed of a polyimide organic insulating material as a film. On the peripheral surface of the board | substrate 2, the wiring layer 5 containing the wiring lead made of copper is formed. The adhesive agent 4 is coated on the surface of the wiring layer 5. An opening is formed in the substrate 2 and is shown on only one opening in 6 of FIG. 9 (a).
도 9(b) 및 도 9(c) 를 참조하면, 도 9(c) 는 도 9(b) 의 종단면도이다. 도 9(c) 에 나타낸 바와 같이, 상부에 접착제 (4) 를 코팅한 금속 프레임 (4) 상에, 기판이 위치된다.9 (b) and 9 (c), FIG. 9 (c) is a longitudinal sectional view of FIG. 9 (b). As shown in Fig. 9 (c), the substrate is placed on the metal frame 4 coated with the adhesive 4 on the top.
도 9(d) 및 도 9(e) 를 참조하면, 도 9(e) 는 도 9(d) 의 종단면도이다. 반도체칩 (1) 이 기판 (2) 상에 소정의 배열 패턴으로 고정밀도로 위치된다. 그 후, 수 초동안 열압착하여 반도체칩 (1) 에 기판 (2) 을 접합할 수있다. 각 칩 (1) 은 칩전극 (10) 을 가진다.9 (d) and 9 (e), FIG. 9 (e) is a longitudinal cross-sectional view of FIG. 9 (d). The semiconductor chip 1 is placed on the substrate 2 with high accuracy in a predetermined array pattern. After that, the substrate 2 can be bonded to the semiconductor chip 1 by thermocompression bonding for several seconds. Each chip 1 has a chip electrode 10.
도 9(f) 및 도 9(g) 를 참조하면, 도 9(g) 는 종단면도인 도 9(f) 의 일부 확대도이다. 초음파병용열압착과 함께, 본딩툴을 사용한 내부범프본딩이 수행되어 칩전극 (10) 이 배선층 (5) 의 리드에 접합된다.9 (f) and 9 (g), FIG. 9 (g) is a partially enlarged view of FIG. 9 (f) which is a longitudinal cross-sectional view. Along with ultrasonic thermocompression bonding, internal bump bonding using a bonding tool is performed to bond the chip electrodes 10 to the leads of the wiring layer 5.
도 10(a) 를 참조하면, 기판 (2) 상의 칩 (1) 은 인접한 두 칩사이에 삽입한 수지 (9) 에 의해 분리된다. 도 9(g) 에 나타낸 바와 같이, 각 칩 (1) 의 표면상에 보호막 (3) 이 형성된다. 배선층 (5) 의 리드상에 패드 (13) 를, 대응 패드 (13) 상에는 땜납범프 (12) 를 접착시킨 후에, 스크라이브 라인 (scribe line)을 따라 절단되며, 반도체 웨이퍼가 다수의 다이로 분리된다.Referring to Fig. 10A, the chips 1 on the substrate 2 are separated by the resin 9 inserted between two adjacent chips. As shown in Fig. 9G, a protective film 3 is formed on the surface of each chip 1. After adhering the pad 13 on the lead of the wiring layer 5 and the solder bumps 12 on the corresponding pad 13, the semiconductor wafer is separated into a plurality of dies along a scribe line. .
분리후에, 도 10(b) 에 나타낸 바와 같이, 각 다이 상의 침 (1) 의 땜납범프 (12) 에, 유리 에폭시 섬유 프린트기판 (14) 이 접착제 (913) 에 의해 접합된다.After separation, as shown in FIG. 10 (b), the glass epoxy fiber printed board 14 is bonded to the solder bumps 12 of the needles 1 on each die by the adhesive 913.
마지막으로, 도 10(c) 에 나타낸 바와 같이, 결합강도를 강화시키기위해, 각 땜납범프 (12) 와 기판 (2) 사이의 접속부에 보강수지 (911) 가 코팅된다. 다른방법으로는, 도 10(d) 에 나타낸 바와 같이, 프린트기판 (14) 와 기판 (2) 사이의 공간에 (밀봉) 수지 (912) 가 주입된다. 주입된 수지 (912) 는 열압착된 후, 경화된다.Finally, as shown in Fig. 10C, a reinforcement resin 911 is coated on the connection portion between each solder bump 12 and the substrate 2 in order to strengthen the bonding strength. Alternatively, as shown in FIG. 10 (d), the (sealing) resin 912 is injected into the space between the printed board 14 and the board 2. The injected resin 912 is thermocompressed and then cured.
상기의 공정단계를 따라 제조한 종래의 반도체 장치는 여러 형태의 가열 냉각 공정을 거친다. 예를들면, 도 10(b) 의 공정단계에서, 프린트기판 (14) 은 약 240 ℃ 의 온도에서 땜납범프 (12) 와 접합된다. 바이어스 온도 (BT) 테스트가 반도체 장치에 행해진다. 이 테스트에서, 반도체 장치는 약 125 ℃ 에서 24동안 소정 전압으로 바이어스가 되어 유지된다. 또한, 프린트기판 (14) 과 각 땜납범프 (12) 사이의 접속부의 신뢰성을 확인하기 위해서, 온도 사이클 테스트가 행해진다. 이 온도 사이클 테스트에서, 반도체 장치는 다양한 온도 환경내에 방치된다. 1 사이클에서, 환경온도는 -50°C 에서 150°C 까지 상승한 후, 150℃ 에서 -150℃ 까지 하강된다. 이 사이클이 반복된다. 다양한 온도환경 속에서, 이와같은 사이클은 수백회 반복된다. 이 테스트는 크랙이 발견되지 않을때 통과된다.Conventional semiconductor devices manufactured according to the above process steps undergo various types of heating and cooling processes. For example, in the process step of FIG. 10 (b), the printed board 14 is bonded with the solder bumps 12 at a temperature of about 240 ° C. FIG. A bias temperature (BT) test is performed on the semiconductor device. In this test, the semiconductor device is biased and kept at a predetermined voltage for 24 hours at about 125 ° C. In addition, a temperature cycle test is performed to confirm the reliability of the connection portion between the printed circuit board 14 and each solder bump 12. In this temperature cycle test, the semiconductor device is left in various temperature environments. In one cycle, the ambient temperature rises from -50 ° C to 150 ° C and then drops from 150 ° C to -150 ° C. This cycle is repeated. In various temperature environments, this cycle is repeated hundreds of times. This test passes when no crack is found.
반도체 장치의 각 구성부분들의 열팽창율은 각각 차이가 있다. 반도체칩 (1) 의 열팽창율은 실리콘 (Si) 칩인 경우 3 ppm/℃ 이다. 기판 (2) 의 열팽창율은 폴리이미드계 유기절연재의 막인 경우 16 ~ 20 ppm/℃ 이다. 프린트기판 (14) 의 열팽창율은 유리 에폭시 수지인 경우 16 ~ 50 ppm/℃ 이다. 기판 (2) 은 기판 (2) 보다 더 작은 열팽창율을 가진 칩 (1) 과 기판 (2) 보다 더 큰 열팽창율을 가진 프린트기판 (14) 사이에 놓이게 된다. 따라서, 기판 (2) 이 승온냉각에의 노출 후에 휘어짐이 생기는 경향이 있다. 기판 (2) 의 휘어짐은 각 칩전극 (10) 과 배선층 (5) 상의 접촉 패드 (13) 중 하나의 패드사이의 접속부와 각 땜납범프 (12) 와 프린트기판 (14) 사이의 접속부에 응력을 가하여, 그 접속부들에서 크랙을 발생시키게 된다. 각 땜납범프 (12) 는 다른 열팽창율을 가지는 접촉 패드 (13) 중 하나의 패드 및 프린트기판 (14) 과 직접 접촉한다. 또한, 땜납범프 (12) 는 각 땜납범프 (12) 의 열팽창율과 각기 다른 열팽창율을 가지는 보강수지 (911) 나 밀봉수지 (912) 와 접촉한다. 따라서, 각 땜납범프 (12) 와 프린트기판 (14) 사이의 접속부에 가해지는 응력의 크기가 상당히 커지게되어, 접속부에서의 크랙발생 가능성이 증대하게된다. 이러한 크랙의 발생은 반도체 장치내의 접속부에서의 신뢰성을 감소시키며, 반도체 장치 제조에 있어서의 수율을 감소시킨다.The thermal expansion coefficients of the respective components of the semiconductor device are different. The thermal expansion coefficient of the semiconductor chip 1 is 3 ppm / 占 폚 in the case of a silicon (Si) chip. The thermal expansion rate of the board | substrate 2 is 16-20 ppm / degreeC when it is a film | membrane of a polyimide organic insulating material. The thermal expansion coefficient of the printed circuit board 14 is 16-50 ppm / degreeC when it is a glass epoxy resin. The substrate 2 is placed between the chip 1 having a smaller thermal expansion rate than the substrate 2 and the printed circuit board 14 having a larger thermal expansion rate than the substrate 2. Therefore, there exists a tendency for the board | substrate 2 to bend after exposure to temperature rising cooling. The warpage of the substrate 2 stresses the connection between each chip electrode 10 and one of the contact pads 13 on the wiring layer 5 and the connection between the solder bumps 12 and the printed board 14. In addition, cracks are generated at the connections. Each solder bump 12 is in direct contact with the pad 14 and the printed board 14 of one of the contact pads 13 having different coefficients of thermal expansion. The solder bumps 12 are in contact with the reinforcing resin 911 or the sealing resin 912 having thermal expansion rates different from those of the solder bumps 12. Therefore, the magnitude of the stress applied to the connecting portion between the solder bumps 12 and the printed circuit board 14 becomes significantly large, and the possibility of cracking at the connecting portion is increased. The occurrence of such cracks reduces the reliability at the connecting portion in the semiconductor device, and reduces the yield in manufacturing the semiconductor device.
도 10 (c) 에 나타낸 구조에 따르면, 수지 (911) 가 기판 (2) 과 각 땜납범프 (12) 사이의 접속부를 보강할 수 있다. 그러나, 각 땜납범프 (12) 와 프린트기판 (14) 사이의 접속부의 강도를 충분히 높은 수준으로 증가시킬수는 없다. 도 10 (d) 에 나타낸 구조에 따르면, 수지 (912) 는 기판 (2) 과 프린트기판 (14)사이의 공간을 채운다. 공간이 수지 (912) 로 가득차기 때문에, 프린트기판 (14) 과 기판 (2) 사이의 영역을 수리하고자 하는 경우에도, 더 이상 그 영역에 접근하는 것이 불가능하다.According to the structure shown in Fig. 10 (c), the resin 911 can reinforce the connecting portion between the substrate 2 and the solder bumps 12. However, the strength of the connection portion between each solder bump 12 and the printed circuit board 14 cannot be increased to a sufficiently high level. According to the structure shown in FIG. 10 (d), the resin 912 fills the space between the substrate 2 and the printed board 14. Since the space is filled with the resin 912, it is no longer possible to access the area even if the area between the printed board 14 and the board 2 is to be repaired.
따라서, 본 발명의 목적은 우수한 수율로 제조하는 반도체 장치를 제조하기에 적합한, 크랙없는 반도체 장치 및 반도체 장치의 제조공정을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a crack-free semiconductor device and a process for manufacturing the semiconductor device, which are suitable for producing a semiconductor device which is manufactured in excellent yield.
또한, 본 발명의 또다른 목적은 보수가 용이한 반도체 장치 및 반도체 장치의 제조공정을 제공하는 것이다.Further, another object of the present invention is to provide a semiconductor device and a manufacturing process of the semiconductor device that are easy to repair.
본 발명의 제 1 태양에 따르면,According to the first aspect of the present invention,
기판;Board;
칩전극을 갖는 상기 기판상의 반도체 칩;A semiconductor chip on the substrate having a chip electrode;
상기 칩전극과 접속된 배선층, 상기배선층과 접속된 접촉단자;A wiring layer connected to the chip electrode and a contact terminal connected to the wiring layer;
상기 외부단자와 접속된 프린트기판; 및A printed circuit board connected to the external terminal; And
상기 기판의 열팽창율과 상기 프린트기판의 열팽창율에 기인한 상기 기판의 휘어짐 및/또는 변형을 억제하는 교정기구를 포함하는 반도체 장치가 제공된다.There is provided a semiconductor device including a calibration mechanism for suppressing warpage and / or deformation of the substrate due to the thermal expansion rate of the substrate and the thermal expansion rate of the printed board.
본 발명의 제 2 태양에 따르면,According to a second aspect of the invention,
기판;Board;
칩전극을 갖는 상기 기판상의 반도체 칩;A semiconductor chip on the substrate having a chip electrode;
상기 반도체 칩상에 형성되고 상기 칩전극에 접속된 배선층;A wiring layer formed on the semiconductor chip and connected to the chip electrode;
상기 배선층에 접속된 접촉단자;A contact terminal connected to the wiring layer;
상기 외부 단자에 접속된 프린트기판; 및A printed board connected to the external terminal; And
상기 기판의 열팽창율과 상기 프린트기판의 열팽창율 간의 차에 기인한 상기 기판의 휘어짐 및/ 또는 변형을 억제하는 교정기구를 포함하는 반도체 장치가 제공된다.A semiconductor device is provided that includes a calibration mechanism that suppresses warpage and / or deformation of the substrate due to a difference between the thermal expansion rate of the substrate and the thermal expansion rate of the printed board.
본 발명의 제 3 태양에 따르면,According to the third aspect of the present invention,
기판;Board;
칩전극을 갖는 상기 기판상의 반도체 칩;A semiconductor chip on the substrate having a chip electrode;
상기 반도체 칩상에 형성되고 상기 칩전극에 접속된 배선층;A wiring layer formed on the semiconductor chip and connected to the chip electrode;
상기 배선층 상에 형성되고 그에 접속된 접촉단자; 및A contact terminal formed on and connected to said wiring layer; And
상기 기판상에 형성된 수지층을 포함하는 반도체 장치가 제공된다.There is provided a semiconductor device comprising a resin layer formed on the substrate.
본 발명의 제 4 태양에 따르면,According to the fourth aspect of the present invention,
칩전극을 갖는 반도체 칩상에 배선층을 형성하고;Forming a wiring layer on the semiconductor chip having the chip electrodes;
상기 반도체 칩과 상기 배선층상에 기판을 형성한 후;After forming a substrate on the semiconductor chip and the wiring layer;
인쇄에 의해, 상기 기판상에 수지층을 형성하는 제조공정을 포함하는 반도체 장치의 제조공정이 제공된다.By printing, the manufacturing process of the semiconductor device containing the manufacturing process of forming a resin layer on the said board | substrate is provided.
본 발명의 제 5 태양에 따르면,According to the fifth aspect of the present invention,
칩전극을 갖는 반도체 칩상에 배선층을 형성하고;Forming a wiring layer on the semiconductor chip having the chip electrodes;
상기 반도체 칩과 상기 배선층 상에 기판을 형성한후:After forming a substrate on the semiconductor chip and the wiring layer:
수지의 보강시트를 접착제로 접합함으로써 상기 기판상에 수지층을 형성하는 제조공정을 포함하는 반도체 장치의 제조공정이 제공된다.A manufacturing process of a semiconductor device including a manufacturing step of forming a resin layer on the substrate by bonding a reinforcing sheet of resin with an adhesive is provided.
도 1(a) 내지 도 1(g) 는 본 발명에 따른 반도체 장치의 바람직한 제 1 실시예를 제조하는 공정의 공정단계를 나타내는 도면으로, 도 1(c) 는 도 1(b) 의 종단면도, 도 1(e) 는 도 1(d) 의 종단면도, 도 1(g) 는 도 1(f) 의 확대도.1 (a) to 1 (g) show the process steps of the process of manufacturing the first preferred embodiment of the semiconductor device according to the present invention, and FIG. 1 (c) is a longitudinal sectional view of FIG. 1 (b). 1 (e) is a longitudinal sectional view of FIG. 1 (d), and FIG. 1 (g) is an enlarged view of FIG. 1 (f).
도 2(a) 내지 도 2(f) 는 제조공정의 공정단계를 나타내는 도면으로, 도 2(b) 는 도 2(a) 의 일부 확대도.2 (a) to 2 (f) are views showing the process steps of the manufacturing process, and FIG. 2 (b) is a partially enlarged view of FIG. 2 (a).
도 3 은 본 발명의 반도체 장치의 단면도.3 is a cross-sectional view of a semiconductor device of the present invention.
도 4 는 본 발명의 바람직한 제 1 실시예에 따른 반도체 장치의 또다른 바람직한 예을 나타내는 단면도.4 is a cross-sectional view showing still another preferred example of the semiconductor device according to the first preferred embodiment of the present invention.
도 5 는 본 발명의 바람직한 제 1 실시예에 따른 반도체 장치의 또다른 바람직한 구현을 나타내는 단면도.Fig. 5 is a sectional view showing still another preferred embodiment of the semiconductor device according to the first preferred embodiment of the present invention.
도 6(a) 내지 도 6(c) 는 본 발명에 따른 반도체 장치의 제 2 실시예를 제조하는 공정의 공정단계를 나타내는 도면.6 (a) to 6 (c) show the process steps of the process of manufacturing the second embodiment of the semiconductor device according to the present invention.
도 7(a) 내지 도 7(c) 는 본 발명에 따른 반도체 장치의 제 3 실시예를 제조하는 공정의 공정단계를 나타내는 도면.7 (a) to 7 (c) show the process steps of the process of manufacturing the third embodiment of semiconductor device according to the present invention.
도 8 은 본 발명의 바람직한 제 3 실시예에 따른 반도체 장치의 단면도.Fig. 8 is a sectional view of a semiconductor device according to the third preferred embodiment of the present invention.
도 9(a) 내지 도 9(g) 는 종래의 반도체 장치를 제조하는 공정의 공정단계를 나타내는 도면.9 (a) to 9 (g) show process steps in a process of manufacturing a conventional semiconductor device.
도 10(a) 내지 도 10(d) 는 종래의 공정의 공정단계를 나타내는 도면.10 (a) to 10 (d) show process steps of a conventional process.
※ 도면의 주요부분에 대한 부호의 설명※ Explanation of code for main part of drawing
0 : 스테이지 1 : 반도체 칩0: stage 1: semiconductor chip
2 : 기판 3, 71 : 보호막2: substrate 3, 71: protective film
4, 913 : 접착제4, 913: adhesive
5 : 배선층5: wiring layer
6, 27, 37, 47, 62, 73 : 개구부6, 27, 37, 47, 62, 73: opening
7 : 금속 프레임 8 : 본딩툴7: metal frame 8: bonding tool
9 : 수지 10 : 칩전극9: resin 10: chip electrode
12 : 땜납범프 13, 74 : 패드12: solder bump 13, 74: pad
14 : 프린트기판 21 : 수지14: printed board 21: resin
22 : 인쇄 스테이지 23 : 스퀴지22: print stage 23: squeegee
24 : 스크린 25 : 메시24: Screen 25: Mesh
26 : 인쇄 마스크 61 : 보강시트26: print mask 61: reinforcement sheet
75 : 도체 911 : 보강수지75: conductor 911: reinforced resin
912 : 밀봉수지912: sealing resin
(제 1 실시예)(First embodiment)
도 1(a) ~ 도 1(g) 및 도 2(a) ~ 2(f) 는 도 3 에 나타낸 본 발명에 따른 반도체 장치의 바람직한 제 1 실시예를 제조하는 공정단계를 나타낸 것이다. 도 4 는 상기 제 1 실시예에 따른 반도체 장치의 다른 예를 나타낸 것이다, 도 5 는 바람직한 제 1 실시예에 따른 반도체 장치의 또다른 예를 나타낸 것이다.1 (a) to 1 (g) and 2 (a) to 2 (f) show process steps for manufacturing a first preferred embodiment of the semiconductor device according to the present invention shown in FIG. 4 shows another example of the semiconductor device according to the first embodiment, and FIG. 5 shows another example of the semiconductor device according to the first preferred embodiment.
제 1 실시예에 따른 반도체 장치는 BGA (ball grid array) 나 CSP (chip size package) 등의 패키지 내에 삽입될 수 있다. 도 3 으로 부터 알 수 있는 바와 같이, 반도체 장치는 팬-인 (fan-in) 구조를 가지며, 땜납범프 (12) 등의 접촉단자가 각 반도체칩 (1) 상에 형성된다. 도 1(a) 내지 도 1(g) 에 나타낸 바와 같이, 반도체 장치의 제조는 내부범프본딩 기술을 이용한다. 칩전극 (10) 을 배선층 (5) 상의 미리 정한 위치에 놓고, 열압착이나 초음파병용열압착에 의해 배선층 (5) 에 접착제로 접합된다.The semiconductor device according to the first embodiment may be inserted into a package such as a ball grid array (BGA) or a chip size package (CSP). As can be seen from FIG. 3, the semiconductor device has a fan-in structure, and contact terminals such as the solder bumps 12 are formed on each semiconductor chip 1. As shown in Figs. 1 (a) to 1 (g), the manufacture of a semiconductor device uses an internal bump bonding technique. The chip electrode 10 is placed at a predetermined position on the wiring layer 5, and is bonded to the wiring layer 5 with an adhesive by thermocompression bonding or ultrasonic combination thermocompression bonding.
도 1(a) 에서, 도면부호 2 는 폴리이미드계 수지재와 에폭시 수지재등의 유기 수지재로 형성된 기판 (2) 을 나타낸다. 기판 (2) 의 일 주표면은 도면에 나타나지는 않지만 접착제 층으로 코팅된다. 기판 (2) 의 두께를 결정하는 경우에는, 내부 범프 본딩에 기인한 열팽창으로 인한 열효과를 고려하여야한다. 바람직하게는, 기판 (2) 은 두께가 30 ~ 50 ㎛ 인 것이 바람직하다. 기판 (2) 의 반대편 주표면상에는 배선층 (5) 이 형성되며, 예를들면, 구리로 형성된 컨덕터를 갖는다. 배선층 (5) 의 표면상에 접착제 (4) 가 코팅된다. 기판 (2) 에는 다수의 개구부 (6) 와 함께 형성되며, 개구부는 내부범프본딩 기술에 의한 배선을 이루기위해서 사용된다.In Fig. 1 (a), reference numeral 2 denotes a substrate 2 formed of an organic resin material such as a polyimide resin material and an epoxy resin material. One major surface of the substrate 2 is coated with an adhesive layer although not shown in the figure. In determining the thickness of the substrate 2, the thermal effects due to thermal expansion due to internal bump bonding must be taken into account. Preferably, it is preferable that the board | substrate 2 is 30-50 micrometers in thickness. On the opposite main surface of the substrate 2, a wiring layer 5 is formed, for example, having a conductor made of copper. An adhesive 4 is coated on the surface of the wiring layer 5. The board | substrate 2 is formed with the several opening part 6, and the opening part is used for forming the wiring by internal bump bonding technique.
다음으로, 도 1(b) 및 도 1(c) 에 나타낸 바와 같이, 접착제 (4) 로 코팅된 면을 위로 하여, 기판 (2) 이 금속 프레임 (7) 에 접착제로 접합된다.Next, as shown in Fig. 1 (b) and Fig. 1 (c), the substrate 2 is bonded to the metal frame 7 with the adhesive with the surface coated with the adhesive 4 facing up.
도 1(d) 및 도 1(e) 를 참조하면, 기판 (2) 상에 반도체 칩 (1) 이 어레이로 배치된 후, 수 초간의 열압착에 의해 기판에 접합된다. 반도체 칩의 바깥쪽 주변 영역상에서, 각 반도체 칩 (1) 은 칩전극 (10) 을 가진다( 도 1(g) 및 도 3 참조). 이 칩전극 (10) 은 각 반도체 칩 (1) 의 활성영역에 위치할 수도 있다. 각 칩전극 (10) 은 알루미늄계 함금으로 형성될 수 있다.1 (d) and 1 (e), the semiconductor chips 1 are arranged in an array on the substrate 2, and then bonded to the substrate by thermocompression bonding for several seconds. On the outer peripheral region of the semiconductor chip, each semiconductor chip 1 has a chip electrode 10 (see Figs. 1 (g) and 3). This chip electrode 10 may be located in the active region of each semiconductor chip 1. Each chip electrode 10 may be formed of an aluminum-based alloy.
도 1(f) 및 도 1(g) 를 참조하면, 반도체 칩 (1) 을 밑으로 하여, 스테이지 (0) 상에 기판 (2) 이 배치된다. 배선층 (5) 의 리드를 각 칩전극 (10) 에 접합하기 위하여, 본딩 툴 (8) 을 사용하여, 초음파 병용 열압착으로, 내부 범프 본딩이 수행된다. 열압착만으로 수행되는 경우에는 내부 범프 본딩을 완료하는데 상당히 높은 온도가 필요하다. 따라서, 내부 범프 본딩은 초음파를 병용한 열압착으로 행하여야한다. 그 결과, 알루미늄-구리 합금이 형성되어, 배선층 (5) 의 리드와 칩전극 (10) 사이의 접속강도를 강화시키게된다.1F and 1G, the substrate 2 is disposed on the stage 0 with the semiconductor chip 1 below. In order to bond the leads of the wiring layer 5 to the respective chip electrodes 10, the internal bump bonding is performed by ultrasonic compression thermocompression bonding using the bonding tool 8. When performed only by thermocompression, a fairly high temperature is required to complete the internal bump bonding. Therefore, internal bump bonding should be performed by thermocompression with ultrasonic waves. As a result, an aluminum-copper alloy is formed to strengthen the connection strength between the lead of the wiring layer 5 and the chip electrode 10.
도 2(a) 및 도 2(b) 를 참조하면, 반도체 칩 (1) 을 밑으로 하여, 기판 (2) 이 인쇄 스테이지 (22) 상에 위치된다. 그 기판 (2) 의 표면상에, 스크린 (24) 이 위치된다. 이 스크린 (24) 은 메시 (25) 및 인쇄 마스크 (26) 를 포함한다. 스퀴지 (23) 를 사용하여, 기판 (2) 의 표면을 수지 (21) 로 코팅한다.그 메시 (25) 에 수지 (21) 를 통과시킨다. 그 결과, 기판 (2) 의 표면상에 수지층 (21) 이 형성되게 된다. 수지 (21) 는 폴리이미드계수지, 에폭시 수지, 아크릴계 수지등의 열가소성수지이다. 열가소성수지 (21) 는 기판 (2) 의 열 팽창율 (CTE) 보다 크거나 동등한 열 팽창율을 가진다. 이와같은 열 팽창율들간의 관계로 인해서, 만약 그렇지 않았다면 발생할, 공정단계 중에 열의 주입에 의하여 야기되고 바람직하지못한 기판 (2) 의 휘어짐과 변형을 방지한다. 따라서, 접촉단자과 프린트기판 (14) 사이의 접속부에서의 크랙의 발생을 방지 할 수 있다. 도 2(b) 에 나타낸 바와 같이, 인쇄 마스크 (26) 가 커버하는 영역은 개구부 (27) 가 되며, 기판 (2) 의 개구부 (6) 의 입구가 되며 개구부 (6) 와 직접 연결된다. 이러한 인쇄단계를 제외하고 다른 공정단계에서는 기판 (2) 의 전 표면상에 열가소성 수지 (21) 를 형성하는 것을 필요로 하지 않기 때문에, 반도체 장치 제조 비용의 절감을 기대할 수 있는 이점이 있다.2 (a) and 2 (b), the substrate 2 is positioned on the print stage 22 with the semiconductor chip 1 down. On the surface of the substrate 2, the screen 24 is located. This screen 24 includes a mesh 25 and a print mask 26. The squeegee 23 is used to coat the surface of the substrate 2 with the resin 21. The resin 21 is passed through the mesh 25. As a result, the resin layer 21 is formed on the surface of the substrate 2. The resin 21 is a thermoplastic resin such as polyimide resin, epoxy resin or acrylic resin. The thermoplastic resin 21 has a coefficient of thermal expansion that is greater than or equal to the coefficient of thermal expansion (CTE) of the substrate 2. This relationship between thermal expansion rates prevents undesirable bending and deformation of the substrate 2 caused by the injection of heat during the process step, which would otherwise occur. Therefore, it is possible to prevent the occurrence of cracks at the connecting portion between the contact terminal and the printed board 14. As shown in FIG. 2 (b), the area covered by the printing mask 26 becomes the opening 27, and becomes the inlet of the opening 6 of the substrate 2 and is directly connected to the opening 6. In other process steps except for this printing step, since it is not necessary to form the thermoplastic resin 21 on the entire surface of the substrate 2, there is an advantage that a reduction in the manufacturing cost of a semiconductor device can be expected.
도 2(c) 를 참조하면, 반도체 칩 (1) 은 인접한 두 칩사이에 삽입되는 수지 (9) 에 의해 분리된다. 일반적으로, 예를들면, 도 2(b) 에 나타낸 바와 같이, 보호막 (3)은, 산화막의 형태로, 반도체 칩 (1) 을 보호한다. 한편, 간략화를 위해, 이러한 보호막 (3) 이 도 1(a) ~ 도 1(f), 도 2(a) 및 도 2(c) ~ 도 2(g) 에 도시되어 있지 않다. 수지 (9) 를 삽입하는 공정단계는 도 1(f) 에 나타낸 바와 같은 공정직전에 실시할 수도 있다. 각 개구부 (27) 는 배선층 (5) 의 표면영역을 노출 시킨다. 각 개구부에 의해 노출된 표면영역은 패드 (13) 를 형성하기위해 구리 또는 구리-금 합금으로 도금한다( 도 3 참조). 도 2(f) 에 나타낸 바와 같이. 개구부 (27) 에 의해 노출된 영역에서 배선층 (5) 상의 패드 (13) 를 형성한 후에, 땜납범프 (12) 를 형성하는 각 접촉단자은 각 패드 (13) 에 접착된다. 구리 도금이나 구리- 금 도금을 사용하는 대신에, 금을 사용한 무전해 도금을 패드 (13) 로 사용할 수 있다.Referring to Fig. 2C, the semiconductor chips 1 are separated by a resin 9 inserted between two adjacent chips. In general, for example, as shown in FIG. 2 (b), the protective film 3 protects the semiconductor chip 1 in the form of an oxide film. On the other hand, for the sake of simplicity, such a protective film 3 is not shown in Figs. 1 (a) to 1 (f), 2 (a) and 2 (c) to 2 (g). The process step of inserting the resin 9 may be performed immediately before the process as shown in Fig. 1 (f). Each opening 27 exposes the surface area of the wiring layer 5. The surface area exposed by each opening is plated with copper or a copper-gold alloy to form the pad 13 (see FIG. 3). As shown in Fig. 2 (f). After forming the pad 13 on the wiring layer 5 in the region exposed by the opening 27, each contact terminal forming the solder bump 12 is adhered to each pad 13. Instead of using copper plating or copper-gold plating, electroless plating using gold may be used as the pad 13.
계속해서, 도 2(f) 를 참조하면, 반도체 웨이퍼는 스크라이브 영역 A 에서 절단된다. 다이아몬드 커터 등을 이용하여 스크라이브영역 A 에서 반도체 웨이퍼를 다수의 다이로 분리한다. 마지막으로, 도 3 을 참조하면, 유리 에폭시 수지로 형성된 프린트기판 (14) 은 각 다이의 땜납범프 (12) 에 접착제로 접합되어, 반도체 장비의 제 1 실시예가 형성된다.Subsequently, referring to FIG. 2 (f), the semiconductor wafer is cut in the scribe region A. The semiconductor wafer is separated into a plurality of dies in the scribe area A using a diamond cutter or the like. Finally, referring to FIG. 3, the printed board 14 formed of the glass epoxy resin is bonded to the solder bumps 12 of each die with an adhesive, thereby forming the first embodiment of the semiconductor equipment.
도 3 에 나타낸 바와 같이, 도 1(a) ~ 도 1(g) 및 도 2(a) ~ 2(f) 에 나타낸 공정단계에 의해 제조되는 반도체 장치의 제 1 예는 팬-인구조를 이용하며, 각 반도체 칩 (1) 상에 땜납범프 (12) 가 형성된다. 제 1 실시예는 기판 (2) 상에 반도체 칩 (1) 을 구성한다. 칩 (1) 에도 칩전극 (10) 이 형성된다, 기판 (2) 상의 배선층 (5) 은 칩전극 (10) 과 각각 접촉하는 리드를 포함한다. 땜납범프 (12) 가 그 배선층 (5) 의 리드와 각각 접촉한다. 그 땜납범프 (12) 와 프린트기판 (14) 이 접촉한다. 기판 (2) 상에 수지층 (21) 이 형성된다. 이 수지 (21) 층은 기판 (2) 의 열팽창율과 프린트기판 (14) 의 열팽창율의 차이로 인한 기판 (2) 의 휘어짐 및/또는 변형을 억제하기위한 교정기구로 기능한다. 칩 (1) 의 열 팽창율은 실리콘 (Si) 칩인 경우 3ppm/℃ 이다, 기판 (2) 의 열 팽창율은 폴리이미드계 유기절연필름인 경우 16 ~ 20 ppm/℃ 이다. 프린트기판(14) 의 열 팽창율은 유리에폭시수지인 경우 16 ~ 50 ppm/℃ 이다. 수지 (21) 은 에폭시수지이거나 아크릴수지이다. 수지 (21) 는 기판 (2) 의 열 팽창율보다 더큰 열 팽창율을 가질 것을 요한다. 수지층 (21) 의 열 팽창율이 기판 (2) 의 열 팽창율보다 크기때문에, 프린트기판 (14) 을 땜납범프 (12) 에 접착제로 접합하기 위해서 열을 주입하는 동안에 발생할 수 있는 기판 (2) 의 휘어짐 및/또는 변형이 방지되게 된다. 기판 (2) 의 휘어짐 및/또는 변형이 억제되기 때문에, 땜납범프 (12) 와 프린트기판 (14) 사이의 각 접합부에서의 크랙의 발생이 최소화되게 된다. 명백히, 이는 반도체 장치 제조에 있어서 수율을 크게 증가시키도록 한다.As shown in Fig. 3, a first example of a semiconductor device manufactured by the process steps shown in Figs. 1A to 1G and 2A to 2F uses a fan-in structure. Solder bumps 12 are formed on each semiconductor chip 1. The first embodiment configures the semiconductor chip 1 on the substrate 2. A chip electrode 10 is also formed on the chip 1, and the wiring layer 5 on the substrate 2 includes leads that are in contact with the chip electrode 10, respectively. The solder bumps 12 are in contact with the leads of the wiring layer 5, respectively. The solder bump 12 and the printed circuit board 14 are in contact with each other. The resin layer 21 is formed on the board | substrate 2. This resin 21 layer functions as a calibration mechanism for suppressing warpage and / or deformation of the substrate 2 due to the difference in the thermal expansion rate of the substrate 2 and the thermal expansion rate of the printed board 14. The thermal expansion rate of the chip 1 is 3 ppm / 占 폚 in the case of a silicon (Si) chip, and the thermal expansion rate of the substrate 2 is 16 to 20 ppm / 占 폚 in the case of the polyimide organic insulating film. The thermal expansion rate of the printed board 14 is 16 to 50 ppm / ° C in the case of glass epoxy resin. Resin 21 is an epoxy resin or an acrylic resin. The resin 21 is required to have a thermal expansion rate larger than that of the substrate 2. Since the thermal expansion rate of the resin layer 21 is larger than the thermal expansion rate of the substrate 2, the substrate 2 may be generated during heat injection to bond the printed circuit board 14 to the solder bumps 12 with an adhesive. Warpage and / or deformation will be prevented. Since the warpage and / or deformation of the substrate 2 are suppressed, the occurrence of cracks at each joint between the solder bumps 12 and the printed board 14 is minimized. Clearly, this leads to a significant increase in yield in the manufacture of semiconductor devices.
상기의 예에서, 개구부 (27) 는 각각 칩전극 (10) 과 정렬된다. 좀더 자세히 설명하면, 개구부 (27) 는 각각 칩전극 (10) 과 겹치는 영역에서 배선층 (5) 의 리드를 노출시킨다. 이러한 개구부를 칩전극의 위치와 맞추어 배치하는 대신에, 도 4 의 37 이나 도 5 의 47 로 나타낸 바와 같이, 개구부를 칩전극의 위치와 어긋나게 배치할 수도 있다, 도 4 에 나타낸 반도체 장치는, 개구부 (37) 의 위치를 제외하고는, 도 3 에 나타난 반도체 장치와 사실상 동일하다. 이 반도체 장치는 팬-인 구조를 이용하며, 개구부 (37) 는 반도체 칩 (1) 에서 칩전극 (10) 보다 내부에 배치된다. 개구부 (37) 는 각각 땜납범프 (12) 를 수용한다. 도 5 에 나타낸 반도체 장치는, 개구부 (47) 의 위치를 제외하고는, 도 3 에 나타난 반도체 장치와 사실상 동일하다. 이 반도체 장치는 팬-아웃 구조를 이용하며,개구부 (47) 는 반도체 칩 (1) 에서 칩전극 (10) 보다 외부에 배열된다. 개구부 (47) 는 각각 땜납범프 (12) 를 수용한다.In the above example, the openings 27 are each aligned with the chip electrode 10. In more detail, the openings 27 expose the leads of the wiring layer 5 in regions overlapping the chip electrodes 10, respectively. Instead of arranging the openings in accordance with the positions of the chip electrodes, the openings may be arranged so as to deviate from the positions of the chip electrodes, as shown by 37 in FIG. 4 or 47 in FIG. 5. The semiconductor device shown in FIG. Except for the position of 37, it is substantially the same as the semiconductor device shown in FIG. This semiconductor device uses a fan-in structure, and the opening portion 37 is disposed inside the chip electrode 10 in the semiconductor chip 1. The openings 37 each receive the solder bumps 12. The semiconductor device shown in FIG. 5 is substantially the same as the semiconductor device shown in FIG. 3 except for the position of the opening 47. This semiconductor device uses a fan-out structure, and the opening portion 47 is arranged outside the chip electrode 10 in the semiconductor chip 1. The openings 47 each receive the solder bumps 12.
(제 2 실시예)(Second embodiment)
도 6(a) 내지 도 6(c) 을 통하여, 발명의 제 2 실시예에 따른 반도체 장치 및 반도체 장치의 제조를 설명한다.6A to 6C, the manufacture of a semiconductor device and a semiconductor device according to a second embodiment of the invention will be described.
제 2 실시예에 따른 반도체 장치는 모두 팬-인 구조를 이용한다는 점에서 도 3 에 나타난 반도체 장치와 사실상 동일하다. 제 2 실시예에 따른 반도체 장치는 도 1(a) ~ 도 1(g) 및 도 2(a) ~ 2(f) 에 나타낸 제조공정과 거의 동일하다. 또한, 제 2 실시예에 따른 제조공정은 도 1(a) 내지 도 1(g) 에 나타낸 공정단계를 이용한다. 그러나, 제 1 실시예는 제 2 실시예와 기판상에 수지층을 형성하는 방식에서 다르다. 바람직한 제 1 실시예에 따르면, 수지층 (21) 은 인쇄에 의해 기판 (2) 상에 형성된다(도 2(a) 참조). 제 2 실시예에 따르면, 수지의 보강시트 (61) 는 도 6(a) 에 나타낸 바와 같이 기판 (2) 상에 수지층을 형성하기위해 기판 (2) 에 접착제로 접합된다. 도 1(a) 내지 도 1(g) 에 나타난 공정단계의 완성 후에, 도 6(a) 및 도 6(b) 에 나타낸 바와 같이, 보강시트 (61) 가 기판 (2) 상에 수지층을 형성하기 위해 기판 (2) 에 접착제로 접합된다. 보강시트 (61) 의 재료는 수지층 (21) 의 재료와 사실상 동일하다. 보강시트 (61) 의 일 주표면은 접착제로 코팅되고, 접착제 면을 아래로 하여 보강수지 (61) 가 기판 (2) 에 대하여 압착된다. 보강시트 (61) 의 사용은 기판 (2) 위에 수지층을 형성하는 공정단계를 간단하게 한다. 도 6(a) 및 도 6(b) 를 참조하면, 보강시트 (61) 에는 배선층 (5) 의 리드영역이 노출되는 영역에서 개구부 (62) 가 형성된다.따라서, 보강시트 (61) 는 땜납범프 (12) 가 접착된 영역을 덮지 않는다. 다음으로, 도 6(c) 에 나타낸 바와 같이, 금속도금으로 형성된 각 패드 (13) 는 배선층 (5) 의 노출영역 상에 형성되며, 땜납범프 (12) 는 패드 (13) 에 접착된다. 그 후, 제 1 실시예와 유사하게, 반도체웨이퍼가 외형절단되며, 다수의 다이로 분리된다. 마지막으로, 각 다이의 땜납범프 (12) 에 프린트기판 (14) 이 접착제로 접합된다.The semiconductor devices according to the second embodiment are substantially the same as the semiconductor device shown in Fig. 3 in that all use a fan-in structure. The semiconductor device according to the second embodiment is almost the same as the manufacturing process shown in Figs. 1 (a) to 1 (g) and 2 (a) to 2 (f). Further, the manufacturing process according to the second embodiment uses the process steps shown in Figs. 1 (a) to 1 (g). However, the first embodiment differs from the second embodiment in the manner of forming the resin layer on the substrate. According to the first preferred embodiment, the resin layer 21 is formed on the substrate 2 by printing (see Fig. 2 (a)). According to the second embodiment, the reinforcing sheet 61 of resin is bonded to the substrate 2 with an adhesive to form a resin layer on the substrate 2 as shown in Fig. 6A. After completion of the process steps shown in FIGS. 1 (a) to 1 (g), as shown in FIGS. 6 (a) and 6 (b), the reinforcing sheet 61 forms a resin layer on the substrate 2. Bonded to the substrate 2 to form. The material of the reinforcing sheet 61 is substantially the same as the material of the resin layer 21. One main surface of the reinforcing sheet 61 is coated with an adhesive, and the reinforcing resin 61 is pressed against the substrate 2 with the adhesive face down. Use of the reinforcing sheet 61 simplifies the process step of forming the resin layer on the substrate 2. 6 (a) and 6 (b), the reinforcing sheet 61 is formed with an opening 62 in the region where the lead region of the wiring layer 5 is exposed. Thus, the reinforcing sheet 61 is soldered. The bump 12 does not cover the bonded area. Next, as shown in Fig. 6C, each pad 13 formed of metal plating is formed on the exposed area of the wiring layer 5, and the solder bumps 12 are adhered to the pads 13. Thereafter, similarly to the first embodiment, the semiconductor wafer is cut out and separated into a plurality of dies. Finally, the printed circuit board 14 is bonded to the solder bumps 12 of each die with an adhesive.
(제 3 실시예)(Third embodiment)
도 7(a) 내지 도 7(c) 및 도 8 을 통하여, 본 발명의 제 3 실시예에 따른 반도체 장치와 반도체 공정을 설명한다.7A to 7C and 8, a semiconductor device and a semiconductor process according to a third embodiment of the present invention will be described.
도 8 을 참조하면, 제 3 실시예는 제 1 실시예와 사실상 같지만, 다음의 면에서 차이점이 있다. 도 8 에서, 도면부호 1 은 보호막 (3) 을 가지는 반도체 칩을 나타낸다. 이 반도체 칩 (1) 에 폴리이미드계 기판 (2) 이 접착제 (4) 에 의해 접합된다. 기판 (2) 상에 배선층 (5) 이 형성된다. 제 3 실시예에 따르면, 반도체 칩 (1), 기판 (2) 및 배선층 (5) 이 순차적층된다. 바람직한 제 1 실시예에 따르면, 반도체 칩 (1), 배선층(5) 및 기판 (2) 의 순으로 쌓아올린다(도 3 참조). 따라서, 제 1 실시예와 제 3 실시예는 적층 순서에 있어서 차이가 있다. 또한, 도 7(a) 에 나타낸 바와 같이 배선층 (5) 을 커버하기위해 기판 (2) 상에 보호막 (71) 이 형성된다. 보호막 (71) 에는 개구부 (73) 가 형성되며, 개구부 (73) 를 통하여 배선층 (5) 의 리드상에 금속도금으로 형성된 각 패드 (74) 가 각각 형성된다. 기판 (2) 에는 칩전극 (10) 이 노출되도록 관통홀이형성된다. 각 기판 (2) 의 관통홀은 각 칩전극 (10) 과 배선층 (5) 의 리드 중 하나의 리드 사이에 전기적인 접속이 이루어지도록 도체 (75) 를 채 운다.Referring to Fig. 8, the third embodiment is substantially the same as the first embodiment, but there are differences in the following aspects. In FIG. 8, reference numeral 1 denotes a semiconductor chip having a protective film 3. The polyimide board | substrate 2 is bonded by this adhesive agent 4 to this semiconductor chip 1. A wiring layer 5 is formed on the substrate 2. According to the third embodiment, the semiconductor chip 1, the substrate 2 and the wiring layer 5 are sequentially layered. According to the first preferred embodiment, the semiconductor chip 1, the wiring layer 5 and the substrate 2 are stacked in this order (see FIG. 3). Therefore, the first embodiment and the third embodiment differ in the stacking order. In addition, as shown in FIG. 7A, a protective film 71 is formed on the substrate 2 to cover the wiring layer 5. An opening 73 is formed in the protective film 71, and respective pads 74 formed of metal plating are formed on the leads of the wiring layer 5 through the opening 73. Through-holes are formed in the substrate 2 so that the chip electrodes 10 are exposed. The through-holes of each substrate 2 fill the conductor 75 so that an electrical connection is made between each chip electrode 10 and one of the leads of the wiring layer 5.
도 7(b) 를 참조하면, 제 1 실시예의 인쇄기술과 동일한 인쇄기술로 보호막 (71) 상에 수지층 (21) 이 형성된다(도 2(a) 참조). 도 7(c) 에 나타낸 바와 같이, 이러한 수지층 (21) 을 형성하는 공정단계 후에, 패드 (74) 에 땜납범프 (12) 가 접착된다. 수지층 형성은 제 2 실시예와 같은 방법으로 보강수지시트를 사용하여, 행할 수도 있다 (도 6(a) 내지 도 6(c) 참조).Referring to Fig. 7 (b), the resin layer 21 is formed on the protective film 71 by the same printing technique as that of the first embodiment (see Fig. 2 (a)). As shown in FIG. 7C, after the process step of forming the resin layer 21, the solder bumps 12 are adhered to the pads 74. Resin layer formation can also be performed using a reinforcement resin sheet by the method similar to Example 2 (refer FIG. 6 (a)-FIG. 6 (c)).
본 발명의 제 1 , 제 2 및 제 3 실시예에 따르면, 직접적인 접촉관계 또는 기판 (2) 및 그 위의 배선층 (5) 를 커버하는 보호막 (71) 에 의해서 기판 (2) 상에, 수지층 (21) 을 형성한다. 이러한 수지층 (21) 의 형성은 접합공정중의 열의 주입으로 인한 기판 (2) 의 휘어짐 및/또는 변형을 억제하는데 효과적이다. 이로인해 땜납범프 (12) 의 형태인 접촉단자과 프린트 판 (14) 의 접속부에서의 크랙의 발생을 최소화시킨다. 그 결과, 반도체 장치 제조에 있어서 생산 수율이 크게 증가하게 되며, 반도체 장치를 저가로 판매하는 것을 가능하게 한다.According to the first, second and third embodiments of the present invention, the resin layer on the substrate 2 by a direct contact relationship or by a protective film 71 covering the substrate 2 and the wiring layer 5 thereon. 21 is formed. This formation of the resin layer 21 is effective in suppressing warpage and / or deformation of the substrate 2 due to the injection of heat during the bonding step. This minimizes the occurrence of cracks at the contact portion of the printed circuit board 14 and the contact terminal in the form of the solder bumps 12. As a result, the production yield greatly increases in the manufacture of semiconductor devices, making it possible to sell semiconductor devices at low cost.
상기 예들에서, 기판 (2) 의 휘어짐 및/또는 변형을 억제하는 교정기구로서,기판 (2) 의 열팽창율보다 크거나 동등한 열가소성 수지층 (21) 을 사용한다. 이러한 교정기구는, 수지층 대신에, 기판 (2) 의 휘어짐 및/또는 변형을 억제하는데 효과적인 다른 코팅층이나 비결정 금속을 사용할 수 있다.In the above examples, the thermoplastic resin layer 21 which is greater than or equal to the thermal expansion coefficient of the substrate 2 is used as the calibration mechanism for suppressing warpage and / or deformation of the substrate 2. Instead of the resin layer, such a calibration mechanism may use other coating layers or amorphous metals effective for suppressing warpage and / or deformation of the substrate 2.
본 발명의 제 1, 제 2 및 제 3 실시예에 따르면, 반도체 칩 (1) 과 프린트 판 (14) 사이의 공간을 채우지 않은 채로 둔다. 이와같이 공간을 채우지 않았기 때문에, 칩 (1) 과 프린트 판 (14) 사이나 배선층 (5) 과 프린트 판 (14) 사이에 있는 영역의 수리를 쉽게 할 수 있다.According to the first, second and third embodiments of the present invention, the space between the semiconductor chip 1 and the print plate 14 is left unfilled. Since the space is not filled in this manner, the area between the chip 1 and the printed plate 14 or between the wiring layer 5 and the printed plate 14 can be easily repaired.
수지층 (21) 을 형성하는 공정단계에 대해서는, 제 1 실시예에 따르면 인쇄기술을 사용하고, 제 2 , 제 3 실시예에 따르면 수지재를 형성하는 보강시트를 사용한다. 인쇄기술의 사용은 기판 (2) 위의 표면 상의 넓은 영역에 층을 한 번에 형성할 수 있기 때문에, 반도체 장치의 제조 단가를 절감할 수있는 장점이 있다. 따라서, 수지의 보강시트의 사용은 기판(2) 상의 층을 형성하는데 요하는 작업을 경감시킬 수 있기 때문에. 이점이 있다.For the process step of forming the resin layer 21, a printing technique is used according to the first embodiment, and reinforcing sheets for forming a resin material according to the second and third embodiments are used. The use of the printing technique has the advantage of reducing the manufacturing cost of the semiconductor device because the layer can be formed at once on a large area on the surface on the substrate 2. Therefore, the use of the reinforcing sheet of resin can reduce the work required to form the layer on the substrate 2. There is an advantage.
이상,본 발명을 특정의 3 개의 바람직한 실시예를 통하여 설명하였지만, 당업자는 상술한 설명을 통하여 많은 대안, 변형 및 변화를 시킬 수 있다. 따라서,첨부된 청구범위는 본 발명의 진정한 범주와 정신내에서 이러한 대안, 변형, 변화를 포함하는 것으로 생각 하여야 한다.While the present invention has been described with reference to three specific preferred embodiments, those skilled in the art can make many alternatives, modifications, and variations through the above description. Accordingly, the appended claims should be considered to encompass such alternatives, modifications, and variations within the true scope and spirit of the invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, 교정기구로서 기판상에 수지층을 형성시켜 기판의 휘어짐 및/또는 변형을 억제시킴으로써 종래의 반도체 장치에서 발생하는 크랙의 발생을 억제시켜 반도체 장치 제조 공정에 있어서 생산수율을 증대시키며, 반도체 칩과 프린트기판사이의 공간을 채우지 않음으로써 반도체 장치의 보수성 향상을 꾀할 수 있다는 점에 그 효과가 있다.As described above, according to the present invention, by forming a resin layer on a substrate as a calibration mechanism to suppress the bending and / or deformation of the substrate, it is possible to suppress the occurrence of cracks generated in the conventional semiconductor device and Therefore, there is an effect in that the yield of the semiconductor device can be improved and the maintenance of the semiconductor device can be improved by not filling the space between the semiconductor chip and the printed board.
Claims (10)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP99-003961 | 1999-01-11 | ||
| JP11003961A JP2000208556A (en) | 1999-01-11 | 1999-01-11 | Semiconductor device and production thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000053437A KR20000053437A (en) | 2000-08-25 |
| KR100363933B1 true KR100363933B1 (en) | 2002-12-11 |
Family
ID=11571696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000000890A KR100363933B1 (en) | 1999-01-11 | 2000-01-10 | Semiconductor device and a process of fabricating the same |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2000208556A (en) |
| KR (1) | KR100363933B1 (en) |
| CN (1) | CN1260588A (en) |
| TW (1) | TW445597B (en) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4056360B2 (en) | 2002-11-08 | 2008-03-05 | 沖電気工業株式会社 | Semiconductor device and manufacturing method thereof |
| JP3617647B2 (en) | 2002-11-08 | 2005-02-09 | 沖電気工業株式会社 | Semiconductor device and manufacturing method thereof |
| JP3618330B2 (en) | 2002-11-08 | 2005-02-09 | 沖電気工業株式会社 | Semiconductor device and manufacturing method thereof |
| JP3618331B2 (en) | 2002-11-08 | 2005-02-09 | 沖電気工業株式会社 | Semiconductor device and manufacturing method thereof |
| JP3844467B2 (en) | 2003-01-08 | 2006-11-15 | 沖電気工業株式会社 | Semiconductor device and manufacturing method thereof |
| WO2005117096A1 (en) * | 2004-05-31 | 2005-12-08 | Sharp Takaya Electronics Industry Co., Ltd. | Circuit module manufacturing method and circuit module manufactured by the method |
| JP2010129914A (en) * | 2008-11-28 | 2010-06-10 | Sanyo Electric Co Ltd | Substrate for mounting element thereon and method of manufacturing the same, semiconductor module and method of manufacturing the same, and portable apparatus |
| CN102024671B (en) * | 2009-09-11 | 2013-03-13 | 中芯国际集成电路制造(上海)有限公司 | Screen and method for forming protective layer on back of wafer |
| US9478482B2 (en) | 2012-11-21 | 2016-10-25 | Nvidia Corporation | Offset integrated circuit packaging interconnects |
| KR102078848B1 (en) | 2013-03-15 | 2020-02-18 | 삼성전자 주식회사 | Method of Fabricating Semiconductor Stack Structures |
-
1999
- 1999-01-11 JP JP11003961A patent/JP2000208556A/en active Pending
-
2000
- 2000-01-07 TW TW089100291A patent/TW445597B/en active
- 2000-01-10 KR KR1020000000890A patent/KR100363933B1/en not_active IP Right Cessation
- 2000-01-11 CN CN00100252A patent/CN1260588A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000208556A (en) | 2000-07-28 |
| CN1260588A (en) | 2000-07-19 |
| TW445597B (en) | 2001-07-11 |
| KR20000053437A (en) | 2000-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| LAPS | Lapse due to unpaid annual fee |