KR20000044660A - 실리콘-리치 실리사이드막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 실리콘-리치(silicon-rich) 실리사이드막 형성방법에 관한 것이며, 실리콘-리치 실리사이드막 형성에 수반되는 잉여 실리콘에 의한 파티클 생성 문제를 해결할 수 있으며, 실리사이드막의 열적 안정성을 확보할 수 있는 실리사이드막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 스퍼터링법을 사용하는 경우, 실리사이드막의 실리콘-리치 상태를 만들기 위하여 실리콘-리치 혼성 타겟을 사용하지 않고, 물리적인 방법을 사용하였다. 즉, 실리콘 성분을 함유하는 소오스 가스를 이용하여 실리사이드막에 실리콘 이온주입을 실시함으로써 실리사이드막의 실리콘 조성비를 증가시키는 방법을 채택하였다. 이온주입 방법은 에너지 및 도즈(dose)의 조건을 이용하여 실리콘을 TiSi2막 내의 적정 깊이(depth)에 정확히 조절하여 분포시킬 수 있다. 또한, 본 발명에서는 화학기상증착법을 사용하는 경우에도 실리이사드막에 실리콘 이온주입을 실시함으로써 실리사이드막을 실리콘-리치 상태로 만들어 후속 열공정시 실리사이드의 결정립계에 석출된 잉여 실리콘이 소모되도록 하여 실리사이드막의 이상산화 현상을 방지할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 실리콘-리치(silicon-rich) 실리사이드막 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 워드 라인, 비트 라인 등의 전극을 형성함에 있어서, 폴리실리콘막을 도핑시켜 사용해 왔다. 그러나, 반도체 소자의 고집적화에 따라 각종 패턴이 미세화 되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 전극 형성시 사용되어 온 도핑된 폴리실리콘(doped polysilicon)은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다. 이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 1기가 디램(DRAM)급 이상의 반도체 소자 제조시 전극 재료로서 비저항이 낮은 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드(TiSix) 등의 적용이 유력시되고 있다.
종래에는 주로 급속열처리(rapid thermal treatment, RTP)에 의해 티타늄막(Ti)과 실리콘막(Si)을 반응시켜 TiSi2막을 형성하는 반응성(reactive) 증착법을 사용하여 왔다. 그러나, 이러한 반응성 증착법에 의한 TiSi2막은 좁은 라인 선폭(narrow line width)에서 열적 안정성(thermal stability)이 확보되지 않는 문제점이 있어 초고집적 소자의 전극 재료로서 부적합하였다.
따라서, 최근에는 TiSix조성의 혼성 타겟(composite target)을 이용한 스퍼터링(sputtering) TiSi2공정을 채용하게 되었다. 스퍼터링 TiSi2증착 공정은 안정상인 C54상의 TiSix혼성 타겟을 Ar 플라즈마(plasma)에 의해 스퍼터링하여 증착하는 방법인데, 타겟 자체가 C54의 안정된 상(phase)으로 이루어져 있기 때문에 좁은 라인 선폭에서도 열적 안정성이 기존의 반응성 TiSi2에 비해 크게 향상되는 장점이 있다.
그런데, 이러한 스퍼터링 TiSi2를 게이트 전극 형성시에 적용할 때, Ti 원자에 의해 게이트 산화막 특성(gate oxide integrity, GOI)이 열화되는 현상(Ti 원자가 게이트 산화막에 침투하여 Si-O 결합을 끊는 현상)이 발견되고 있어, TiSix타겟을 실리콘-리치(silicon rich, x〉2.0)의 조성으로 한다. 이와 같은 실리콘-리치 타겟을 이용한 TiSi2막은 증착(as-deposition) 상태에서 파티클(particle)이 생성되어 게이트 디파인(gate define) 공정을 어렵게 하여 소자의 수율(yield)을 저하시키는 문제점이 있었다.
즉, TiSix(x〉2.0) 타겟에서 가장 안정된 상(phase)인 C54상의 TiSi2는 결정립 형태로 존재하게 되고, 잉여 실리콘(excess silicon)은 C54상인 TiSi2의 결정립계(grain boundary)에 석출(precipitation) 되어 있다가 스퍼터링(sputtering)을 실시하면, 석출되어 있던 실리콘이 파티클 소오스(particle source)가 되어 증착된 TiSi2막 내에 존재하게 되는 것이다.
이러한 문제점은 티타늄 실리사이드와 비슷한 증착 과정을 가지는 텅스텐 실리사이드막 적용시에도 나타나는 것이다.
한편, 텅스텐 실리사이드막과 같이 화학기상증착(CVD)법을 사용하여 실리사이드막을 증착하는 경우에는 게이트 전극 패터닝 후 실시되는 LDD(lightly doped drain) 산화(oxidation) 공정에서 실리사이드의 결정립계를 따라 산소가 확산되어 이상 산화가 유발되는 문제점이 있었다.
본 발명은 실리콘-리치 실리사이드막 형성에 수반되는 잉여 실리콘에 의한 파티클 생성 문제를 해결할 수 있는 실리사이드막 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 실리사이드막의 열적 안정성을 확보할 수 있는 실리사이드막 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 필드 산화막
12 : 게이트 산화막 13 : 폴리실리콘막
14 : TiSi2막 14a : TiSix막(x〉2.0)
14b : C54상의 TiSix막 15 : 잉여 실리콘
16 : 열산화막
본 발명에서는 스퍼터링법을 사용하는 경우, 실리사이드막의 실리콘-리치 상태를 만들기 위하여 실리콘-리치 혼성 타겟을 사용하지 않고, 물리적인 방법을 사용하였다. 즉, 실리콘 성분을 함유하는 소오스 가스를 이용하여 실리사이드막에 실리콘 이온주입을 실시함으로써 실리사이드막의 실리콘 조성비를 증가시키는 방법을 채택하였다. 이온주입 방법은 에너지 및 도즈(dose)의 조건을 이용하여 실리콘을 TiSi2막 내의 적정 깊이(depth)에 정확히 조절하여 분포시킬 수 있다. 또한, 본 발명에서는 화학기상증착법을 사용하는 경우에도 실리이사드막에 실리콘 이온주입을 실시함으로써 실리사이드막을 실리콘-리치 상태로 만들어 후속 열공정시 실리사이드의 결정립계에 석출된 잉여 실리콘이 소모되도록 하여 실리사이드막의 이상산화 현상을 방지할 수 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 실리사이드막 형성방법은, 소정의 하지층 상에 실리사이드막을 증착하는 제1 단계와, 상기 실리사이드막에 실리콘 이온주입을 실시하여 상기 실리사이드막을 실리콘-리치 상태를 만드는 제2 단계를 포함하여 이루어진다.
상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 실리사이드막 형성방법은, 소정의 하지층 상에 TiSi2타겟을 사용한 스퍼터링법으로 TiSi2막을 증착하는 단계; 상기 TiSi2막에 실리콘 이온주입을 실시하여 TiSix막(x〉2.0)을 형성하는 단계; 및 상기 TiSix막을 열처리하여 C54상의 TiSix막으로 상변화시키는 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 4는 본 발명의 일 실시예에 따른 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은 우선, 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 필드 산화막(11)을 형성하고, 전체구조 상부에 게이트 산화막(12)을 성장시킨다. 이어서, 도핑된 폴리실리콘막(13)을 게이트 산화막(12) 상에 증착한 다음, TiSi2타겟을 사용한 스퍼터링법으로 폴리실리콘막(13) 상에 C54상의 TiSi2막(14)을 증착한다. 이때, TiSi2막(14)의 증착은 500℃ 이하의 증착 온도, 20mTorr 이하의 증착 압력 조건으로 수행한다.
다음으로, 도 2에 도시된 바와 같이 SiF4가스를 실리콘 소오스로 사용하여 TiSi2막(14)에 실리콘(Si) 이온주입을 실시한다. 이때, TiSi2막(14)의 두께 및 후속 열공정을 고려하여 실리콘 소오스의 도즈 및 에너지를 조절한다. 이때, 5×1015ions/㎠의 도즈, 30keV 이하의 이온주입 에너지 조건으로 수행하는 것이 바람직하며, 이러한 실리콘 이온주입 공정에 의해 TiSi2막(14)에 실리콘을 강제적으로 주입하여 실리콘-리치 상태의 TiSix막(x〉2.0)(14a)을 얻는다.
계속하여, 도 3에 도시된 바와 같이 스퍼터링 및 실리콘 이온주입에 의해 비정질화된 실리콘-리치 상태의 TiSix막(14a)을 급속열처리(RTP)를 통해 비저항이 낮은 C54상의 TiSix막(14b)으로 상변화시킨다. 이때, 잉여 실리콘(15)은 결정화 과정에 TiSi2의 결정립계에 존재함으로써, Ti가 하부의 폴리실리콘막(13)을 통과하여 게이트 산화막(12)으로 이동하는 것을 방해하는 베리어(barrier)로 작용한다.
다음으로, 도 4에 도시된 바와 같이 TiSix막(14b) 및 폴리실리콘막(13)을 선택 식각하여 게이트 전극을 패터닝하고, LDD(lightly doped drain) 산화(oxidation) 공정을 실시하면 TiSix막(14b)의 표면 부분의 TiSi2결정립계에 석출되어 있던 잉여 실리콘(15)은 산소(oxygen)와 반응함으로써, 고온의 산화 공정으로부터 TiSix막(14b)을 보호할 수 있다.
미설명 도면 부호 '16'은 LDD 산화 공정에 의해 형성된 열산화막을 나타낸 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 TiSix혼성 타겟을 사용한 스퍼터링법으로 티타늄 실리사이드막을 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 스퍼터링법 또는 화학기상증착법을 사용하여 실리콘-리치 상태의 텅스텐 실리사이드, 코발트 실리사이드 등의 실리사이드막을 형성하는 경우에도 적용할 수 있다.
본 발명은 실리콘-리치 타겟을 사용하지 않으므로 타겟 내의 잉여 실리콘에 의한 파티클 발생을 방지하는 효과가 있으며, 실리사이드막을 게이트 전극에 적용할 경우, 고융점 금속에 의한 게이트 산화막 특성(GOI)의 열화를 방지하는 효과가 있으며, 잉여 실리콘이 실리사이드막 내에서 원자 단위로 존재하므로 열적 안정성을 확보하며 LDD 산화 공정시에도 이상 산화 현상을 억제할 수 있는 효과가 있다. 또한, 본 발명은 상기의 효과들에 의해 반도체 소자의 신뢰도 및 수율을 향상시키는 효과를 기대할 수 있다.
Claims (9)
- 소정의 하지층 상에 실리사이드막을 증착하는 제1 단계와,상기 실리사이드막에 실리콘 이온주입을 실시하여 상기 실리사이드막을 실리콘-리치 상태를 만드는 제2 단계를 포함하여 이루어진 실리콘-리치 실리사이드막 형성방법.
- 제 1 항에 있어서,상기 실리사이드막이,스퍼터링법으로 증착된 티타늄 실리사이드막 또는 코발트 실리사이드막인 것을 특징으로 하는 실리콘-리치 실리사이드막 형성방법.
- 제 1 항에 있어서,상기 실리사이드막이,화학기상증착법으로 증착된 텅스텐 실리사이드막인 것을 특징으로 하는 실리콘-리치 실리사이드막 형성방법.
- 제 2 항에 있어서,상기 제2 단계 수행 후,실리콘-리치 상태의 상기 실리사이드막을 열처리하여 안정상의 실리사이드막으로 상변화시키는 제3 단계를 더 포함하여 이루어진 것을 특징으로 하는 실리콘-리치 실리사이드막 형성방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 실리콘 이온주입이,SiF4가스를 실리콘 소오스로 하여 실시되는 것을 특징으로 하는 실리콘-리치 실리사이드막 형성방법.
- 소정의 하지층 상에 TiSi2타겟을 사용한 스퍼터링법으로 TiSi2막을 증착하는 단계;상기 TiSi2막에 실리콘 이온주입을 실시하여 TiSix막(x〉2.0)을 형성하는 단계; 및상기 TiSix막을 열처리하여 C54상의 TiSix막으로 상변화시키는 단계를 포함하여 이루어진 실리콘-리치 실리사이드막 형성방법.
- 제 6 항에 있어서,상기 실리콘 이온주입이,SiF4가스를 실리콘 소오스로 하여 실시되는 것을 특징으로 하는 실리콘-리치 실리사이드막 형성방법.
- 제 7 항에 있어서,상기 실리콘 이온주입이,30keV 이하의 이온주입 에너지를 사용하여 실시되는 것을 특징으로 하는 실리콘-리치 실리사이드막 형성방법.
- 제 7 항 또는 제 8 항에 있어서,상기 실리콘 이온주입이,실질적인 5×1015ions/㎠의 도즈 조건으로 실시되는 것을 특징으로 하는 실리콘-리치 실리사이드막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061159A KR20000044660A (ko) | 1998-12-30 | 1998-12-30 | 실리콘-리치 실리사이드막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061159A KR20000044660A (ko) | 1998-12-30 | 1998-12-30 | 실리콘-리치 실리사이드막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000044660A true KR20000044660A (ko) | 2000-07-15 |
Family
ID=19567915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980061159A KR20000044660A (ko) | 1998-12-30 | 1998-12-30 | 실리콘-리치 실리사이드막 형성방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20000044660A (ko) |
-
1998
- 1998-12-30 KR KR1019980061159A patent/KR20000044660A/ko not_active Application Discontinuation
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