KR20000044615A - 순방향 에러 정정 시스템에서의 비트 에러율 계산 회로 - Google Patents

Abstract

본 발명은 순방향 에러 정정 시스템에서의 비트 에러율 계산 회로에 관한 것이다. 그 회로는 클럭신호에 동기되어 리드-솔로몬 복호기로부터의 프레임 신호를 카운팅하는 프레임 카운터와, 상기 프레임 신호의 각 구간에서 상기 리드-솔로몬 복호기로부터의 비트 에러 신호를 카운팅하고, 상기 리드-솔로몬 복호기로부터의 프레임 에러 신호에 따라 소정 개수를 증가시키는 에러 카운터를 구비한 것을 특징으로 한다.

본 발명에 의하면, 정확한 비트 에러율을 얻을 수 있으며, 회로 면적을 최소화 할 수 있다.

Description

순방향 에러 정정 시스템에서의 비트 에러율 계산 회로

본 발명은 비트 에러율 계산회로에 관한 것으로, 특히 순방향 에러 정정 시스템에서의 비트 에러율 계산회로에 관한 것이다.

최근 들어, 디지털 전송이 본격화됨에 따라 송수신시 발생되는 에러를 정정하는 순방향 에러 정정 시스템이 모든 디지털 전송 방식의 표준의 일부로 채택되고 있다. 이러한 순방향 에러 정정 시스템에서 이용되는 비터비 디코더(Viterbi decoder)와 디인터리버(deinterleaver), 그리고 리드-솔로몬 디코더(ReedSolomon decoder) 등이 많은 통신 집적회로에서 그 일부로 들어가는 경향이 있다. 이러한 순방향 에러 정정 시스템에서 중요한 성능 분석을 위해서는 비트 에러율(Bit Error Rate)을 계산을 필요로 한다.

도 1은 순방향 에러 정정 시스템에서의 수신부를 도시한 것으로, 종래의 비트 에러율 계산 회로의 배치 관계를 설명하기 위한 도면이다.

도 1에 도시된 순방향 에러 정정 시스템에서의 수신부에 있어서, 튜너(미도시)를 통해 수신된 대역내(inband) 신호는 아날로그-디지털 변환기(ADC: Analog to Digital Converter)(1)를 통해 디지털 신호로 변환된 후, 복조기(2)를 통해 복조된다. 대개 복조된 신호는 10^-2~10^-3비트 에러율을 가진다. 이어서, 이 복조된 신호는 비터비 복호기(3)를 거치면서 버스트(burst) 에러를 제외한 랜덤(random) 에러가 정정되고, 디인터리버(deinterleaver)(5)에 입력되어 에러들이 시간적으로 분산된다. 이어서, 리드-솔로몬 복호기(6)에 의해 에러가 거의 없는 상태(quasi error free state) 즉, 대략 10^-10~10^-11정도의 비트 에러율을 가지게 되고, 디스크램블(descramble)되어 디스크램블러(descrambler)(7)를 통해 최종 출력되는 데이터는 원신호로 완전 복구되어진다. 이러한 순방향 에러 정정 시스템의 성능을 분석하기 위하여 비트율의 계산은 비터비 복호기(3)의 출력신호를 입력으로 하는 비트 에러율(BER) 계산회로(4)에 의해 수행된다. 그런데, 복조기(2)부터 디스크램블러(7)까지 하나의 칩으로 집적화되는 것이 일반적인 경향이다. 이런 칩의 성능을 결정짓는 요소로서 도 1에 도시된 바와 같이, 비터비 복호된 신호를 이용하여 비트 에러율을 계산하게 된다. 이는 실시간 전송중에 어느 정도의 비트 에러율인지를 칩 외부에 이를 보내주어야 한다. 이때, 비트 에러율을 계산하는 방식은 크게 두 가지로 나눌 수 있는데, 첫째 비터비 복호된 신호를 칩 외부로 보내서 외부 콘트롤러(미도시)가 비트 에러율을 계산하도록 하는 방식으로 이 방식은 외부 콘트롤러의 많은 로드가 걸리게 되므로 효율적이지 못하다. 둘째, 칩 내부에서 비터비 복호된 신호를 재 부호화하여 이를 비터비 복호전의 신호와 비교하여 비트 에러율을 계산하는 방식으로 이는 재 부호화하면서 데이터 손실이 있고 이를 위해서 비터비 복호전의 신호를 저장해야 하는 내부 메모리를 사용해야 하므로 로직 손실이 많다는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 정확한 비트 에러율의 계산이 가능하면서도 회로 면적을 최소화할 수 있는 순방향 에러 정정 시스템에서의 비트 에러율 계산 회로를 제공하는데 그 목적이 있다.

도 1은 종래의 순방향 에러 정정 시스템에서의 비트 에러율 계산 회로의 배치 관계를 설명하기 위한 도면.

도 2는 본 발명에 따른 순방향 에러 정정 시스템에서의 비트 에러율 계산 회로의 배치 관계를 설명하기 위한 도면.

도 3은 본 발명에 따른 순방향 에러 정정 시스템에서의 비트 에러율 계산 회로를 도시한 도면.

* 도면의 주요 부분에 대한 설명

10 : 프레임 카운터 20 : 에러 카운터

30 : 비교기 40 : 레지스터

50 : 플래그 레지스터

상기 목적을 달성하기 위한 본 발명에 따른 리드-솔로몬 복호기를 포함하는 순방향 에러 정정 시스템에서의 비트 에러율 계산 회로는 클럭신호에 동기되어 상기 리드-솔로몬 복호기로부터의 프레임 신호를 카운팅하는 프레임 카운터와, 상기 프레임 신호의 각 구간에서 상기 리드-솔로몬 복호기로부터의 비트 에러 신호를 카운팅하고, 상기 리드-솔로몬 복호기로부터의 프레임 에러 신호에 따라 소정 개수를 증가시키는 에러 카운터를 포함하여 이루어진다.

특히, 상기 프레임 카운터로부터의 프레임 카운팅값을 입력받아 미리 설정된 복수의 프레임 카운팅값과 비교하는 비교기와, 상기 비교기의 비교 결과에 따라 해당 비트가 설정되는 플래그 레지스터를 더 구비하는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 순방향 에러 정정 시스템에서의 비트 에러율 계산회로의 배치 관계를 설명하기 위한 것으로, 중복 설명을 피하기 위하여 도 1과 동일한 부분은 동일 도면 부호로 처리하고 설명을 생략하기로 한다.

본 발명에 따른 비트 에러율(BER) 계산회로(8)는 도 2에 도시된 바와 같이, 종래의 비터비 복호된 신호 대신에 리드-솔로몬 복호기(6)의 출력신호를 그 입력으로 하여 비트 에러율을 계산한다. 특히, 리드-솔로몬 복호기(6)가 데이터 에러 정정을 수행하면서 정정한 에러 데이터 수와 정정하지 못한 프레임 데이터를 알려주는 기능을 이용하게 된다.

도 3은 도 2에 도시된 본 발명에 따른 비트 에러율 계산회로(8)에 대한 상세 블록도를 도시한 것이다.

도 3에 도시된 비트 에러율 계산회로는 클럭신호(CLK)에 동기되어 프레임 신호(FRM)를 카운팅하는 17 비트의 프레임 카운터(10)와, 프레임 카운팅값을 입력받아 미리 설정된 카운팅값과 비교하는 비교기(40)와, 그 비교 결과를 저장하기 위한 8비트 플래그 레지스터(50)와, 클럭신호(CLK)에 동기되어 에러신호(ERRB, ERRFRM)에 따라 비트 에러를 카운팅하는 20비트의 에러 카운터(20)와, 그 에러 카운팅값을 저장하는 20비트의 레지스터(30)로 구성된다.

상기 구성에 따른 본 발명의 동작을 살펴보면 다음과 같다.

먼저, 프레임 카운터(10)는 프레임 신호(FRM)가 하이레벨일 때 즉 프레임이 시작할 때 마다 카운팅값을 1 증가시키며, RESET 신호가 하이레벨이 되면 카운팅값을 초기화하게 되며, 하드웨어의 한계 때문에 17비트 즉, 최대 61275 까지만 카운팅할 수 있다. 이때, 카운팅값은 비교기(40)에 통보된다. 비교기(40)는 프레임 카운터(10)로부터 프레임 카운팅값을 입력받아 미리 설정된 프레임 카운팅값과 비교하고, 그 결과에 따라 플래그 레지스터(50)의 각 비트를 설정한다. 예를 들어, 클럭신호(CLK)의 클럭 주파수가 50Mhz이고, 심볼 비율(symbol rate)이 50Msps인 경우, 한 프레임은 204 바이트가 기본이기 때문에 한 프레임당 걸리는 시간은 204 바이트 * 50Mhz 이므로 0.0816초가 된다. 그러므로, 미리 5개의 프레임 카운팅값을 설정하였다면 걸리는 시간과 플래그 레지스터(50)의 비트 설정은 다음 표 1과 같다.

프레임 수	시간	채널
		ch1	ch2	ch3	ch4	ch5
7	0.57초	1	0	0	0	0
62	5.05초	0	1	0	0	0
613	50.02초	0	0	1	0	0
6128	8.3분	0	0	0	1	0
61275	83분	0	0	0	0	1

프레임 카운터(10)의 프레임 카운팅값이 상기 표 1에 도시된 5개의 프레임 카운팅값중 어느 하나와 일치하게 되면 플래그 레지스터(50)의 대응 비트를 '1'로 설정하게 된다. 상기 표 1에서, 7 프레임의 경우는 7 * 0.816초이므로 0.57초가 걸리고 최종 비트 에러율을 계산하기 위해서는 61275 * 0.0816 초이므로 83분이 소요된다. 에러 카운터(20)는 도 2에 도시된 리드-솔로몬 복호기(6)에 의해 에러 정정된 개수와 에러 정정하지 못한 프레임에 대한 확률적인 에러 발생수를 곱하여 최종 에러 개수를 카운팅한다. 즉, 비트 에러 신호(ERRB)는 에러 정정한 개수를 나타내며, 프레임 에러 신호(ERRFRM)는 에러 정정하지 못한 프레임을 나타낸다. 만약, 한 프레임당 확률적인 에러 개수가 10이라 하면, 프레임 신호가 하이레벨일 때, 프레임 에러 신호(ERRFRM)신호가 하이레벨이면 해당 프레임이 에러 정정되지 못한 것을 의미하므로, 에러 카운팅값을 10 증가시키고, 그렇지 않으면 클럭신호(CLK)에 동기되어 비트 에러 신호(ERRB)를 카운팅하여 에러 카운팅값을 1씩 증가시킨다. 이때, 마지막 61275번째 프레임이 도달되었을 때, 하나의 에러가 발생되었다면 9.99 * 10^-9의 비트 에러율이 되고 20 비트의 가장 큰 에러 카운팅값을 갖게 될 때, 1048576 개의 에러가 되므로 이때, 1.05 * 10^-2의 비트 에러율이 된다. 그러므로 표현 가능한 비트 에러율은 10^-2~10^-8이 된다. 에러 카운터(20)의 에러 카운팅값은 20비트의 레지스터(30)에 저장된다. 즉, 비트 에러율은 에러 개수/시간당 전송 데이터량이 되므로 플래그 레지스터(50)와 레지스터(30)의 저장값을 참조하면 비트 에러율을 얻을 수 있다. 최종 비트 에러율을 얻기 위해서는 상술한 바와 같이, 83분이 걸리게 되므로 중간 프레임 카운트 상태에서도 비교기(40)와 플래그 레지스터(50)에 의해 비트 에러율을 알 수 있다.

도 3에 도시된 본 발명에 따른 비트 에러율 계산 회로는 기존에 비터비 복호된 신호를 이용하지 않고 도 2에 도시된 리드-솔로몬 복호기(6)의 출력신호들(CLK, FRM, ERRB, ERRFRM)을 이용함으로써, 기존 방식보다 정확한 비트 에러율을 얻을 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명에 따른 순방향 에러 정정 시스템에서의 비트 에러율 계산 회로는 비터비 복호후에 비트 에러율을 계산하는 기존 방식에 비해 외부 콘트롤러의 로드를 감소시킬 수 있으며, 재 부호화하다 인한 데이터 손실을 방지할 수 있다. 또한, 순방향 에러 정정 시스템에서의 리드-솔로몬 복호기의 출력을 이용함으로써, 비트 에러율 계산 회로의 면적을 최소화할 수 있으며 정확한 비트 에러율 계산이 가능하다. 특히, 최종 비트 에러율과 중간 비트 에러율 모두를 확인할 수 있다.

Claims (2)

1. 리드-솔로몬 복호기를 포함하는 순방향 에러 정정 시스템에서의 비트 에러율을 계산하는데 있어서,

   클럭신호에 동기되어 상기 리드-솔로몬 복호기로부터의 프레임 신호를 카운팅하는 프레임 카운터;

   상기 프레임 신호의 각 구간에서 상기 리드-솔로몬 복호기로부터의 비트 에러 신호를 카운팅하고, 상기 리드-솔로몬 복호기로부터의 프레임 에러 신호에 따라 소정 개수를 증가시키는 에러 카운터를 구비한 것을 특징으로 하는 순방향 에러 정정 시스템에서의 비트 에러율 계산 회로.
2. 제1항에 있어서,

   상기 프레임 카운터로부터의 프레임 카운팅값을 입력받아 미리 설정된 복수의 프레임 카운팅값과 비교하는 비교기; 및

   상기 비교기의 비교 결과에 따라 해당 비트가 설정되는 플래그 레지스터를 더 구비한 것을 특징으로 하는 순방향 에러 정정 시스템에서의 비트 에러율 계산회로.