CN112436844B

CN112436844B - 迭代解码电路及解码方法

Info

Publication number: CN112436844B
Application number: CN201910790744.0A
Authority: CN
Inventors: 张哲嘉
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2019-08-26
Filing date: 2019-08-26
Publication date: 2024-01-26
Anticipated expiration: 2039-08-26
Also published as: CN112436844A

Abstract

公开一种迭代解码电路及解码方法，迭代解码电路包括一第一串接解码电路，包括一第一卷积解码器、一第一解交织器以及一第一区块解码器；一第二串接解码电路，耦接于该第一串接解码电路，该第二串接解码电路包括一第二卷积解码器、一第二解交织器以及一第二区块解码器；以及一比较器，接收对应于一第一卷积解码运算的一第一卷积解码结果以及一第二卷积解码运算的一第二卷积解码结果，用来比较该第一卷积解码结果与该第二卷积解码结果，产生一比较结果；其中，该第二区块解码器根据该比较结果取得一需消除地址信息。

Description

迭代解码电路及解码方法

技术领域

本发明涉及一种迭代解码电路及解码方法，尤其涉及一种面积小且改错能力佳的迭代解码电路及解码方法。

背景技术

级联码(Concatenated Code)可逼近香农极限(Shannon Limit)。在数字无线视频广播(DVBT)及综合数字无线服务广播(ISDB-T)中，其皆采用里德索罗门码(Reed-SolomonCode)加上卷积码(Convolutional Code)的级联码。

级联码中，为了对抗突发噪声(Burst Noise)，在里德索罗门编码器与卷积编码器之间利用交织器将区块中不同字符数据打乱后再进行卷积编码。而里德索罗门码的改错特性是只要在一个区块中只要错误(errors)少于等于t，就可以对这个区块进行改错动作。另外，若里德索罗门解码器可获得需消除(Erasure，代表位置已知错误)的位置/地址信息，可提升里德索罗门解码器的改错能力(2e+r≤2t，其中e代表error个数，r代表erasure个数，t代表改错能力)。

现有卷积解码器常采用软式输出维特比算法(Soft-Output Viterbi Algorithm，SOVA)的解码器，产生出每个位的对数似然比(Log-Likelihood Ratio，LLR)，再利用对数似然比的大小，去预测需消除的位置/地址信息。然而，SOVA解码器需占用大电路面积。

因此，如何以较小的电路面积提升里德索罗门码的改错能力也就成为业界所努力的目标之一。

发明内容

因此，本发明的主要目的即在于提供一种面积小且改错能力佳的迭代解码电路及解码方法，以改善现有技术的缺点。

本发明实施例揭露一种迭代解码电路，包括一第一串接解码电路，包括一第一卷积解码器、一第一解交织器以及一第一区块解码器，其中该第一卷积解码器用来进行一第一卷积解码运算；一第二串接解码电路，耦接于该第一串接解码电路，该第二串接解码电路包括一第二卷积解码器、一第二解交织器以及一第二区块解码器，其中该第二卷积解码器用来进行一第二卷积解码运算；以及一比较器，接收对应于该第一卷积解码运算的一第一卷积解码结果以及该第二卷积解码运算的一第二卷积解码结果，用来比较该第一卷积解码结果与该第二卷积解码结果，产生一比较结果；其中，该第二区块解码器根据该比较结果取得一需消除地址信息。

本发明实施例另揭露一种解码方法，应用于一迭代解码电路，该解码方法包括进行一第一卷积解码运算；产生对应于该第一卷积解码运算的一第一卷积解码结果；进行一第二卷积解码运算，并产生一第二卷积解码结果；比对该第一卷积解码结果与该第二卷积解码结果以产生一比较结果；以及根据该比较结果取得一需消除地址信息。

附图说明

图1为本发明实施例一迭代解码电路的示意图。

图2为图1的迭代解码电路的示意图。

图3为本发明实施例一解码方法的流程图。

具体实施方式

图1为本发明实施例一迭代解码电路10的示意图。迭代解码电路10设置于数字通信系统中的接收端，其可用来针对一级联码(Concatenated Code)进行解码。于一实施例中，数字通信系统可为数字无线视频广播系统(Digital Video Broadcasting，DVB)、综合数字无线服务广播(Integrated Services Digital Broadcasting，ISDB)或长期演进通信系统(LTE)。于一实施例中，级联码的一外部码(Outer Code)可为里德索罗门码(Reed-Solomon Code)，其为区块码(Block Code)，级联码的一内部码(Inner Code)可为一卷积码(Convolutional Code)。

迭代解码电路10包括一第一串接解码电路12、一交织器(Interleaver)11、一卷积编码器(Convolutional Encoder)15、一第二串接解码电路14以及一比较器16。第一串接解码电路12包括一第一卷积解码器(Convolutional Decoder)122、一第一解交织器(Deinterleaver)124以及一第一区块解码器(Block Decoder)126，第二串接解码电路14包括一第二卷积解码器142、一第二解交织器144以及一第二区块解码器146。于某些实施例中，卷积解码器122、142可为维特比解码器(Viterbi Decoder)，区块解码器126、146可为里德索罗门解码器。另外，维特比解码器以及里德索罗门解码器的运作为本领域具通常知识者所知，于此不再赘述。

第一卷积解码器122用来进行一第一卷积解码运算，第二卷积解码器142用来进行一第二卷积解码运算，比较器16接收对应于第一卷积解码运算的一第一卷积解码结果CV1’以及第二卷积解码运算的一第二卷积解码结果CV2，并比较第一卷积解码结果CV1’与第二卷积解码结果CV2，以产生一比较结果fg，并将比较结果fg(通过第二解交织器144)传递至第二区块解码器146。

于图1所绘示的实施例中，比较器16是通过交织器11而接收到第一卷积解码结果CV1’，而交织器11所输出的第一卷积解码结果CV1’相当于第一串接解码电路12所产生的一第一卷积解码结果CV1，其因交织器11可抵消第一解交织器124的作用而使得第一解码结果CV1’相当于第一解码结果CV1。

另外，第二卷积解码结果CV2可包括对应于一数据区段或一特定数据长度(如一字符(Byte))的卷积解码数据(Decoded Data)，比较结果fg可包括第二卷积解码结果CV2中该数据区段或该特定数据长度(如该字符)的卷积解码数据为正确或需消除(Erasure，即位置已知的错误)。

一般来说，比较结果fg可包括两位(Binary)数据。当第一卷积解码结果CV1’与第二卷积解码结果CV2相同时，比较结果fg可为0，代表第二卷积解码结果CV2为正确(或第二卷积解码结果CV2的正确程度高)；当第一卷积解码结果CV1’与第二卷积解码结果CV2不同时，比较结果fg可为1，代表第二卷积解码结果CV2为不正确或需消除(或第二卷积解码结果CV2的正确程度低)。第二区块解码器146可根据比较结果fg，取得其进行区块解码运算时所需的一需消除地址信息ESI。

举例来说，第一卷积解码结果CV1’可包括对应于一特定数据区段(如一字符i)的一第一卷积解码数据CV1’_i，第一卷积解码数据CV1’_i包括第一解码位cb1’_0,i至cb1’_7,i，第二卷积解码结果CV2可包括对应于该特定数据区段(如字符i)的一第二卷积解码数据CV2_i，第二卷积解码数据CV2_i包括第二解码位cb2_0,i至cb2_7,i，比较器16可比对第一解码位cb1’_0,i至cb1’_7,i与第二解码位cb2_0,i至cb2_7,i，而输出对应于字符i中位b_0,i至b_7,i的比较子结果fg_i_0至fg_i_7，第二区块解码器146可根据比较子结果fg_i_0至fg_i_7取得需消除地址信息ESI。

图2绘示迭代解码电路10中交织器11与第二解交织器144之间的示意图。由图2可知，迭代解码电路10还包括多任务器21、22、一对数似然比(Log-Likelihood Ratio，LLR)缓冲器23以及一先进先出(First-In-First-Out)缓冲器24。对数似然比缓冲器23耦接于第一卷积解码器122，用来暂存对应于多个位b₀至b_M的多个对数似然比LLR₀至LLR_M。

多任务器21的多任务输入端分别耦接于对数似然比缓冲器23的输出端以及卷积编码器15的输出端，多任务器21的多任务输出端耦接于第二卷积解码器142的输入端。多任务器22的多任务输入端分别耦接于第二卷积解码器142的输出端以及先进先出缓冲器24的输出端，多任务器22的多任务输出端耦接于第二解交织器144的输入端。多任务器21、22皆受控于一区块解码标志RS_flag，区块解码标志RS_flag可由第一区块解码器126来产生。区块解码标志RS_flag可代表对应于数据区段或特定数据长度(如一字符(Byte))的解码状态，区块解码标志RS_flag可为一二元数据。

举例来说，区块解码标志RS_flag的值可用符号R或E来表示(而本领域具通常知识者可将符号R对应至0及1其中一者，并将E对应至0及1中另外一者，如符号R对应至0，符号E对应至1)，当区块解码标志RS_flag为R时，代表第一区块解码器126可成功解出(含错误更正)该数据区段或该特定数据长度(如该字符)内的数据；当区块解码标志RS_flag为E时，代表第一区块解码器126无法成功解出(含错误更正(Error Correction))该数据区段或该特定数据长度(如字符)内的数据，即代表该数据区段或该特定数据长度内的数据需消除。更进一步地，于一实施例中，当对应于字符i中每个位(bit)的区块解码标志RS_flag_i为E时，代表第一区块解码器126知道字符i内的数据有错但无法成功地对字符i内的数据进行错误更正(或需消除)；反之，当对应于字符i中每个位的区块解码标志RS_flag_i为R时，代表第一区块解码器126可成功解码或可成功对字符i内的数据进行错误更正。其中，为求简洁，图2省略字符指针i。

于一实施例中，当区块解码标志RS_flag为E时(或当对应于字符i中位b_0,i至b_7,i的区块解码标志RS_flag_i为E时)，多任务器21将对应于位b_0,i至b_7,i的对数似然比LLR_0,i至LLR_7,i传递至第二卷积解码器142，第二卷积解码器142对对数似然比LLR_0,i至LLR_7,i进行一第二卷积解码运算，并产生第二卷积解码结果CV2中对应于字符i的卷积解码数据CV2_i，其中卷积解码数据CV2_i包括第二解码位cb2_0,i至cb2_7,i。同时，通过交织器11，先进先出缓冲器24可接收第一卷积解码结果CV1’；通过先进先出缓冲器24，第一卷积解码结果CV1’中对应于字符i的卷积解码数据CV1’_i可与卷积解码数据CV2_i在时间上对齐，其中卷积解码数据CV1’_i包括第一解码位cb1’_0,i至cb1’_7,i。换句话说，通过先进先出缓冲器24，第一解码位cb1’_0,i至cb1’_7,i可与第二解码位cb2_0,i至cb2_7,i在时间上对齐。比较器16可比对第一解码位cb1’_0,i至cb1’_7,i与第二解码位cb2_0,i至cb2_7,i，而输出对应于字符i中位b_0,i至b_7,i的比较子结果fg_i_0至fg_i_7。

另一方面，当区块解码标志RS_flag为R时(或当对应于字符i中位b_0,i至b_7,i的区块解码标志RS_flag_i为R时)，多任务器22将第一卷积解码结果CV1’中对应于字符i的卷积解码数据CV1’_i(即第一解码位cb1’_0,i至cb1’_7,i)避开(Bypass)第二卷积解码器142而传递至第二解交织器144。此时(区块解码标志RS_flag为R)，第二解码位cb2_0,i至cb2_7,i应等于第一解码位cb1’_0,i至cb1’_7,i。

于一实施例中，当区块解码标志RS_flag为E时，第二卷积解码器142可被致能(Enable)；而当区块解码标志RS_flag为R时，第二卷积解码器142可被禁能(Disable)，并将对应于字符i中位b_0,i至b_7,i的比较子结果fg_i_0至fg_i_7设为0，以代表第二解码位cb2_0,i至cb2_7,i与第一解码位cb1’_0,i至cb1’_7,i相同。为求简洁，图2亦省略解码位及位指针。

由上述可知，迭代解码电路10通过比较器16比对第一卷积解码结果CV1’与第二卷积解码结果CV2，而产生比较结果fg。第二区块解码器146根据比较结果fg，取得其进行区块解码运算时所需的需消除地址信息ESI，进而增进其改错能力。相较于现有技术，本发明可避开采用软式输出维特比算法(Soft-Output Viterbi Algorithm，SOVA)的解码器，而具有较小的电路面积，同时可提供需消除地址信息ESI，进而提升区块解码器(里德索罗门解码器)的改错能力。关于第二区块解码器146(里德索罗门解码器)根据需消除地址信息ESI进行区块解码的细节为本领域具通常知识者所知，于此不再赘述。

同时参照图1、图3，迭代解码电路10操作可归纳成一解码方法30，图3绘示解码方法30的流程图。解码方法30包含步骤302至310。于步骤302，第一卷积解码器122进行第一卷积解码运算。于步骤304，第一卷积解码器122产生对应于第一卷积解码运算的第一卷积解码结果。于步骤306，第二卷积解码器142进行第二卷积解码运算，并产生第二卷积解码结果。于步骤308，比较器16比较第一卷积解码结果及第二卷积解码结果，并产生比较结果。于步骤310，第二区块解码器146根据比较结果取得一需消除地址信息。

综上所述，本发明利用比较器比对第一卷积解码结果与第二卷积解码结果，而产生比较结果，并根据比较结果取得区块解码运算时所需的需消除地址信息。相较于现有技术，本发明具有较小的电路面积，并可提升区块解码器的改错能力。

以上所述仅为本发明的优选实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

【符号说明】

10 迭代解码电路

11 交织器

12、14 串接解码电路

122、142 卷积解码器

124、144 解交织器

126、146 区块解码器

15 卷积编码器

16 比较器

21、22 多任务器

23、24 缓冲器

30 解码方法

302至310 步骤

CV1、CV1’、CV2 卷积解码结果

fg 比较结果

RS_flag 区块解码标志。

Claims

1.一种迭代解码电路，包括：

一第一串接解码电路，包括：

一第一卷积解码器、一第一解交织器以及一第一区块解码器，其中该第一卷积解码器用来进行一第一卷积解码运算；

一第二串接解码电路，耦接于该第一串接解码电路，该第二串接解码电路包括：

一第二卷积解码器、一第二解交织器以及一第二区块解码器，其中该第二卷积解码器用来进行一第二卷积解码运算；以及

一比较器，接收对应于该第一卷积解码运算的一第一卷积解码结果以及该第二卷积解码运算的一第二卷积解码结果，用来比对该第一卷积解码结果与该第二卷积解码结果，产生一比较结果；

其中，该第二区块解码器根据该比较结果取得一需消除地址信息。

2.根据权利要求1所述的迭代解码电路，还包括：

一交织器，耦接于该第一区块解码器；以及

一卷积编码器，耦接于该交织器与该第二卷积解码器之间。

3.根据权利要求2所述的迭代解码电路，还包括：

一对数似然比缓冲器，用来暂存对应于多个位的多个对数似然比。

4.根据权利要求3所述的迭代解码电路，还包括：

一第一多任务器，受控于一区块解码标志，该第一多任务器包括：

一第一多任务输入端，耦接于该对数似然比缓冲器的一输出端；

一第二多任务输入端，耦接于该卷积编码器的一输出端；以及

一多任务输出端，耦接于该第二卷积解码器；

其中，该区块解码标志由该第一区块解码器所产生。

5.根据权利要求2所述的迭代解码电路，其中，该比较器的一第一比较输入端耦接于该交织器的一输出端，以接收该第一卷积解码结果。

6.根据权利要求5所述的迭代解码电路，还包括：

一先进先出缓冲器，耦接于该第一比较输入端与该交织器的该输出端之间。

7.根据权利要求6所述的迭代解码电路，还包括：

一第二多任务器，受控于一区块解码标志，该第二多任务器包括

一第三多任务输入端，耦接于该第二卷积解码器的一输出端；

一第四多任务输入端，耦接于该先进先出缓冲器的一输出端；以及

一多任务输出端，耦接于该第二解交织器；

其中，该区块解码标志由该第一区块解码器所产生。

8.根据权利要求1所述的迭代解码电路，其中，该第二解交织器接收该第二卷积解码结果以及该比较结果，该比较结果通过该第二解交织器传递至该第二区块解码器。

9.根据权利要求1所述的迭代解码电路，其中，该第一卷积解码结果包括对应于一数据区段的多个第一解码位，该第二卷积解码结果包括对应于该数据区段的多个第二解码位，该比较器比对该多个第一解码位与该多个第二解码位，以取得对应于该数据区段的多个比较子结果，该第二区块解码器根据该多个比较子结果取得该需消除地址信息。

10.一种解码方法，应用于一迭代解码电路，

该迭代解码电路包括：

第一串接解码电路，包括：

第一卷积解码器、第一解交织器以及第一区块解码器；

第二串接解码电路，耦接于该第一串接解码电路，该第二串接解码电路包括：

第二卷积解码器、第二解交织器以及第二区块解码器；以及

比较器；

该解码方法包括：

由该第一卷积解码器进行一第一卷积解码运算；并且

产生对应于该第一卷积解码运算的一第一卷积解码结果；

由该第二卷积解码器进行一第二卷积解码运算，并产生一第二卷积解码结果；

由该比较器比对该第一卷积解码结果与该第二卷积解码结果以产生一比较结果；以及

由该第二区块解码器根据该比较结果取得一需消除地址信息。