TWI692945B

TWI692945B - 疊代解碼電路及解碼方法

Info

Publication number: TWI692945B
Application number: TW108129429A
Authority: TW
Inventors: 張哲嘉
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2019-08-19
Filing date: 2019-08-19
Publication date: 2020-05-01
Also published as: US20210058098A1; US11005502B2; TW202110101A

Abstract

一種疊代解碼電路，包括一第一串接解碼電路，包括一第一卷積解碼器、一第一解交織器以及一第一區塊解碼器；一第二串接解碼電路，耦接於該第一串接解碼電路，該第二串接解碼電路包括一第二卷積解碼器、一第二解交織器以及一第二區塊解碼器；以及一比較器，接收對應於一第一卷積解碼運算的一第一卷積解碼結果以及一第二卷積解碼運算的一第二卷積解碼結果，用來比較該第一卷積解碼結果與該第二卷積解碼結果，產生一比較結果；其中，該第二區塊解碼器根據該比較結果取得一需抹除位址資訊。

Description

疊代解碼電路及解碼方法

本案係指一種疊代解碼電路及解碼方法，尤指一種面積小且改錯能力佳的疊代解碼電路及解碼方法。

串接碼（Concatenated Code）可逼近向農極限（Shannon Limit）。在數位無線視訊廣播（DVBT）及綜合數位無線服務廣播（ISDB-T）中，其皆採用里德索羅門碼（Reed-Solomon Code）加上卷積碼（Convolutional Code）的串接碼。

串接碼中，為了對抗叢發雜訊（Burst Noise），在里德索羅門編碼器與卷積編碼器之間利用交織器將區塊中不同字元資料打亂後再進行卷積編碼。而里德索羅門碼的改錯特性是只要在一個區塊中只要錯誤（errors）少於等於t，就可以對這個區塊進行改錯動作。另外，若里德索羅門解碼器可獲得需抹除（Erasure，代表位置已知錯誤）的位置/位址資訊，可提昇里德索羅門解碼器的改錯能力（2e+r ≤ 2t，其中e代表error個數，r代表erasure個數，t代表改錯能力）。

現有卷積解碼器常採用軟式輸出維特比演算法（Soft-Output Viterbi Algorithm，SOVA）的解碼器，產生出每個位元的對數似然比（Log-Likelihood Ratio，LLR），再利用對數似然比的大小，去預測需抹除的位置/位址資訊。然而，SOVA解碼器需佔用大電路面積。

因此，如何以較小的電路面積提昇里德索羅門碼的改錯能力也就成為業界所努力的目標之一。

因此，本案之主要目的即在於提供一種面積小且改錯能力佳的疊代解碼電路及解碼方法，以改善習知技術的缺點。

本案實施例揭露一種疊代解碼電路，包括一第一串接解碼電路，包括一第一卷積解碼器、一第一解交織器以及一第一區塊解碼器，其中該第一卷積解碼器用來進行一第一卷積解碼運算；一第二串接解碼電路，耦接於該第一串接解碼電路，該第二串接解碼電路包括一第二卷積解碼器、一第二解交織器以及一第二區塊解碼器，其中該第二卷積解碼器用來進行一第二卷積解碼運算；以及一比較器，接收對應於該第一卷積解碼運算的一第一卷積解碼結果以及該第二卷積解碼運算的一第二卷積解碼結果，用來比較該第一卷積解碼結果與該第二卷積解碼結果，產生一比較結果；其中，該第二區塊解碼器根據該比較結果取得一需抹除位址資訊。

本案實施例另揭露一種解碼方法，應用於一疊代解碼電路，該解碼方法包括進行一第一卷積解碼運算；產生對應於該第一卷積解碼運算的一第一卷積解碼結果；進行一第二卷積解碼運算，並產生一第二卷積解碼結果；比對該第一卷積解碼結果與該第二卷積解碼結果以產生一比較結果；以及根據該比較結果取得一需抹除位址資訊。

第1圖為本案實施例一疊代解碼電路10之示意圖。疊代解碼電路10設置於數位通訊系統中的接收端，其可用來針對一串接碼（Concatenated Code）進行解碼。於一實施例中，數位通訊系統可為數位無線視訊廣播系統（Digital Video Broadcasting，DVB）、綜合數位無線服務廣播（Integrated Services Digital Broadcasting，ISDB)或長期演進通訊系統（LTE）。於一實施例中，串接碼的一外部碼（Outer Code）可為里德索羅門碼（Reed-Solomon Code），其為區塊碼（Block Code），串接碼的一內部碼（Inner Code）可為一卷積碼（Convolutional Code）。

疊代解碼電路10包括一第一串接解碼電路12、一交織器（Interleaver）11、一卷積編碼器（Convolutional Encoder）15、一第二串接解碼電路14以及一比較器16。第一串接解碼電路12包括一第一卷積解碼器（Convolutional Decoder）122、一第一解交織器（Deinterleaver）124以及一第一區塊解碼器（Block Decoder）126，第二串接解碼電路14包括一第二卷積解碼器142、一第二解交織器144以及一第二區塊解碼器146。於某些實施例中，卷積解碼器122、142可為維特比解碼器（Viterbi Decoder），區塊解碼器126、146可為里德索羅門解碼器。另外，維特比解碼器以及里德索羅門解碼器的運作為本領域具通常知識者所知，於此不再贅述。

第一卷積解碼器122用來進行一第一卷積解碼運算，第二卷積解碼器142用來進行一第二卷積解碼運算，比較器16接收對應於第一卷積解碼運算的一第一卷積解碼結果CV1’以及第二卷積解碼運算的一第二卷積解碼結果CV2，並比較第一卷積解碼結果CV1’與第二卷積解碼結果CV2，以產生一比較結果fg，並將比較結果fg（透過第二解交織器144）傳遞至第二區塊解碼器146。

於第1圖所繪示的實施例中，比較器16是透過交織器11而接收到第一卷積解碼結果CV1’，而交織器11所輸出的第一卷積解碼結果CV1’相當於第一串接解碼電路12所產生的一第一卷積解碼結果CV1，其因交織器11可抵銷第一解交織器124的作用而使得第一解碼結果CV1’相當於第一解碼結果CV1。

另外，第二卷積解碼結果CV2可包括對應於一資料區段或一特定資料長度（如一字元(Byte)）的卷積解碼資料（Decoded Data），比較結果fg可包括第二卷積解碼結果CV2中該資料區段或該特定資料長度（如該字元）的卷積解碼資料為正確或需抹除（Erasure，即位置已知的錯誤）。

一般來說，比較結果fg可包括二位元（Binary）資料。當第一卷積解碼結果CV1’與第二卷積解碼結果CV2相同時，比較結果fg可為0，代表第二卷積解碼結果CV2為正確（或第二卷積解碼結果CV2的正確程度高）；當第一卷積解碼結果CV1’與第二卷積解碼結果CV2不同時，比較結果fg可為1，代表第二卷積解碼結果CV2為不正確或需抹除（或第二卷積解碼結果CV2的正確程度低）。第二區塊解碼器146可根據比較結果fg，取得其進行區塊解碼運算時所需的一需抹除位址資訊ESI。

舉例來說，第一卷積解碼結果CV1’可包括對應於一特定資料區段（如一字元i）的一第一卷積解碼資料CV1’_i，第一卷積解碼資料CV1’_i包括第一解碼位元cb1’ _0,i～cb1’ _7,i，第二卷積解碼結果CV2可包括對應於該特定資料區段（如字元i）的一第二卷積解碼資料CV2_i，第二卷積解碼資料CV2_i包括第二解碼位元cb2 _0,i～cb2 _7,i，比較器16可比對第一解碼位元cb1’ _0,i～cb1’ _7,i與第二解碼位元cb2 _0,i～cb2 _7,i，而輸出對應於字元i中位元b _0,i～b _7,i的比較子結果fg_i_0～fg_ i_7，第二區塊解碼器146可根據比較子結果fg_i_0～fg_ i_7取得需抹除位址資訊ESI。

第2圖繪示疊代解碼電路10中交織器11與第二解交織器144之間的示意圖。由第2圖可知，疊代解碼電路10另包括多工器21、22、一對數似然比（Log-Likelihood Ratio，LLR）緩衝器23以及一先進先出（First-In-First-Out）緩衝器24。對數似然比緩衝器23耦接於第一卷積解碼器122，用來暫存對應於多個位元b ₀～b _M的多個對數似然比LLR ₀～LLR _M。

多工器21的多工輸入端分別耦接於對數似然比緩衝器23的輸出端以及卷積編碼器15的輸出端，多工器21的多工輸出端耦接於第二卷積解碼器142的輸入端。多工器22的多工輸入端分別耦接於第二卷積解碼器142的輸出端以及先進先出緩衝器24的輸出端，多工器22的多工輸出端耦接於第二解交織器144的輸入端。多工器21、22皆受控於一區塊解碼旗標RS_flag，區塊解碼旗標RS_flag可由第一區塊解碼器126來產生。區塊解碼旗標RS_flag可代表對應於資料區段或特定資料長度（如一字元(Byte)）的解碼狀態，區塊解碼旗標RS_flag可為一二元資料。

舉例來說，區塊解碼旗標RS_flag的值可用符號R或E來表示（而本領域具通常知識者可將符號R對應至0及1其中一者，並將E對應至0及1中另外一者，如符號R對應至0，符號E對應至1），當區塊解碼旗標RS_flag為R時，代表第一區塊解碼器126可成功解出（含錯誤更正）該資料區段或該特定資料長度（如該字元）內的資料；當區塊解碼旗標RS_flag為E時，代表第一區塊解碼器126無法成功解出（含錯誤更正(Error Correction)）該資料區段或該特定資料長度（如字元）內的資料，即代表該資料區段或該特定資料長度內的資料需抹除。更進一步地，於一實施例中，當對應於字元i中每個位元(bit)的區塊解碼旗標RS_flag_i為E時，代表第一區塊解碼器12知道字元i內的資料有錯但無法成功地對字元i內的資料進行錯誤更正（或需抹除）；反之，當對應於字元i中每個位元的區塊解碼旗標RS_flag_i為R時，代表第一區塊解碼器12可成功解碼或可成功對字元i內的資料進行錯誤更正。其中，為求簡潔，第2圖省略字元指標i。

於一實施例中，當區塊解碼旗標RS_flag為E時（或當對應於字元i中位元b _0,i～b _7,i的區塊解碼旗標RS_flag_i為E時），多工器21將對應於位元b _0,i～b _7,i的對數似然比LLR _0,i～LLR _7,i傳遞至第二卷積解碼器142，第二卷積解碼器142對對數似然比LLR _0,i～LLR _7,i進行一第二卷積解碼運算，並產生第二卷積解碼結果CV2中對應於字元i的卷積解碼資料CV2_i，其中卷積解碼資料CV2_i包括第二解碼位元cb2 _0,i～cb2 _7,i。同時，透過交織器11，先進先出緩衝器24可接收第一卷積解碼結果CV1’；透過先進先出緩衝器24，第一卷積解碼結果CV1’中對應於字元i的卷積解碼資料CV1’_i可與卷積解碼資料CV2_i在時間上對齊，其中卷積解碼資料CV1’_i包括第一解碼位元cb1’ _0,i～cb1’ _7,i。換句話說，透過先進先出緩衝器24，第一解碼位元cb1’ _0,i～cb1’ _7,i可與解碼位元cb2 _0,i～cb2 _7,i在時間上對齊。比較器16可比對第一解碼位元cb1’ _0,i～cb1’ _7,i與解碼位元cb2 _0,i～cb2 _7,i，而輸出對應於字元i中位元b _0,i～b _7,i的比較子結果fg_i_0～fg_ i_7。

另一方面，當區塊解碼旗標RS_flag為R時（或當對應於字元i中位元b _0,i～b _7,i的區塊解碼旗標RS_flag_i為R時），多工器22將第一卷積解碼結果CV1’中對應於字元i的卷積解碼資料CV1’_i（即解碼位元cb1’ _0,i～cb1’ _7,i）避開（Bypass）第二卷積解碼器142而傳遞至第二解交織器144。此時（區塊解碼旗標RS_flag為R），解碼位元cb2 _0,i～cb2 _7,i應等於解碼位元cb1’ _0,i～cb1’ _7,i。

於一實施例中，當區塊解碼旗標RS_flag為E時，第二卷積解碼器142可被致能（Enable）；而當區塊解碼旗標RS_flag為R時，第二卷積解碼器142可被禁能（Disable），並將對應於字元i中位元b _0,i～b _7,i的比較子結果fg_i_0～fg_i_7設為0，以代表解碼位元cb2 _0,i～cb2 _7,i與解碼位元cb1’ _0,i～cb1’ _7,i相同。為求簡潔，第2圖亦省略解碼位元及位元指標。

由上述可知，疊代解碼電路10透過比較器16比對第一卷積解碼結果CV1’與第二卷積解碼結果CV2，而產生比較結果fg。第二區塊解碼器146根據比較結果fg，取得其進行區塊解碼運算時所需的需抹除位址資訊ESI，進而增進其改錯能力。相較於現有技術，本案可避開採用軟式輸出維特比演算法（Soft-Output Viterbi Algorithm，SOVA）的解碼器，而具有較小的電路面積，同時可提供需抹除位址資訊ESI，進而提昇區塊解碼器（里德索羅門解碼器）的改錯能力。關於第二區塊解碼器146（里德索羅門解碼器）根據需抹除位址資訊ESI進行區塊解碼的細節為本領域具通常知識者所知，於此不再贅述。

同時參照第1、3圖，疊代解碼電路10操作可歸納成一解碼方法30，第3圖繪示解碼方法30的流程圖。解碼方法30包含步驟302~310。於步驟302，第一卷積解碼器122進行第一卷積解碼運算。於步驟304，第一卷積解碼器122產生對應於第一卷積解碼運算的第一卷積解碼結果。於步驟306，第二卷積解碼器142進行第二卷積解碼運算，並產生第二卷積解碼結果。於步驟308，比較器16比較第一卷積解碼結果及第二卷積解碼結果，並產生比較結果。於步驟310，第二區塊解碼器146根據比較結果取得一需抹除位址資訊。

綜上所述，本案利用比較器比對第一卷積解碼結果與第二卷積解碼結果，而產生比較結果，並根據比較結果取得區塊解碼運算時所需的需抹除位址資訊。相較於現有技術，本案具有較小的電路面積，並可提昇區塊解碼器的改錯能力。以上所述僅為本案之較佳實施例，凡依本案申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10:疊代解碼電路 11:交織器 12、14:串接解碼電路 122、142:卷積解碼器 124、144:解交織器 126、146:區塊解碼器 15:卷積編碼器 16:比較器 21、22:多工器 23、24:緩衝器 30:解碼方法 302～310:步驟 CV1、CV1’、CV2:卷積解碼結果 fg:比較結果 RS_flag:區塊解碼旗標

第1圖為本案實施例一疊代解碼電路之示意圖。第2圖為第1圖的疊代解碼電路之示意圖。第3圖為本案實施例一解碼方法之流程圖。

10:疊代解碼電路

11:交織器

12、14:串接解碼電路

122、142:卷積解碼器

124、144:解交織器

126、146:區塊解碼器

15:卷積編碼器

16:比較器

CV1、CV1’、CV2:卷積解碼結果

fg:比較結果

Claims

一種疊代解碼電路，包括：一第一串接解碼電路，包括：一第一卷積解碼器、一第一解交織器以及一第一區塊解碼器，其中該第一卷積解碼器用來進行一第一卷積解碼運算；一第二串接解碼電路，耦接於該第一串接解碼電路，該第二串接解碼電路包括：一第二卷積解碼器、一第二解交織器以及一第二區塊解碼器，其中該第二卷積解碼器用來進行一第二卷積解碼運算；以及一比較器，接收對應於該第一卷積解碼運算的一第一卷積解碼結果以及該第二卷積解碼運算的一第二卷積解碼結果，用來比對該第一卷積解碼結果與該第二卷積解碼結果，產生一比較結果；其中，該第二區塊解碼器根據該比較結果取得一需抹除位址資訊。
如請求項1所述的疊代解碼電路，另包括：一交織器，耦接於該第一區塊解碼器；以及一卷積編碼器，耦接於該交織器與該第二卷積解碼器之間。
如請求項2所述的疊代解碼電路，另包括：一對數似然比緩衝器，用來暫存對應於多個位元的多個對數似然比。
如請求項3所述的疊代解碼電路，另包括：一第一多工器，受控於一區塊解碼旗標，該第一多工器包括一第一多工輸入端，耦接於該對數似然比緩衝器的一輸出端；一第二多工輸入端，耦接於該卷積編碼器的一輸出端；以及一多工輸出端，耦接於該第二卷積解碼器；其中，該區塊解碼旗標由該第一區塊解碼器所產生。
如請求項2所述的疊代解碼電路，其中該比較器的一第一比較輸入端耦接於該交織器的一輸出端，以接收該第一卷積解碼結果。
如請求項5所述的疊代解碼電路，另包括：一先進先出緩衝器，耦接於該第一比較輸入端與該交織器的該輸出端之間。
如請求項6所述的疊代解碼電路，另包括：一第二多工器，受控於一區塊解碼旗標，該第二多工器包括一第三多工輸入端，耦接於該第二卷積解碼器的一輸出端；一第四多工輸入端，耦接於該先進先出緩衝器的一輸出端；以及一多工輸出端，耦接於該第二解交織器；其中，該區塊解碼旗標由該第一區塊解碼器所產生。
如請求項1所述的疊代解碼電路，其中該第二解交織器接收該第二卷積解碼結果以及該比較結果，該比較結果透過該第二解交織器傳遞至該第二區塊解碼器。
如請求項1所述的疊代解碼電路，其中該第一卷積解碼結果包括對應於一資料區段的多個第一解碼位元，該第二卷積解碼結果包括對應於該資料區段的多個第二解碼位元，該比較器比對該多個第一解碼位元與該多個第二解碼位元，以取得對應於該資料區段的多個比較子結果，該第二區塊解碼器根據該多個比較子結果取得該需抹除位址資訊。
一種解碼方法，應用於一疊代解碼電路，該解碼方法包括：進行一第一卷積解碼運算；產生對應於該第一卷積解碼運算的一第一卷積解碼結果；進行一第二卷積解碼運算，並產生一第二卷積解碼結果；比對該第一卷積解碼結果與該第二卷積解碼結果以產生一比較結果；以及根據該比較結果取得一需抹除位址資訊。