KR20000044240A - Multiplexing transfer circuit - Google Patents

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Abstract

PURPOSE: A multiplexing transfer circuit is provided to generate an output transfer signal having the same speed as that of summing speeds of respective input transfer signals. CONSTITUTION: A multiplexing transfer circuit comprises a multiplexing part(100) and a demultiplexing part(200). The multiplexing part(100) consists of a frame alignment signal detector(111), a frame alignment signal generator(113), a frame alignment signal inserter(115), a control part(117) and a multiplexer(119). The frame alignment signal detector(111) detects a frame alignment signal of a first input transfer signal to output a frame alignment signal generation control signal in response thereof. The frame alignment signal inserter(115) removes a frame alignment signal of the first input transfer signal, and inserts the frame alignment signal from the detector(111) in the removed portion. The multiplexer(119) receives an output signal of the frame alignment signal inserter(115) and second to fourth input transfer signals to multiplex the receives signals according to a control of the control part(117). A frame alignment signal detector(213) checks information of a first time slot among received multiplexing signals to detect a frame alignment signal. The frame alignment signal detector(213) generates a frame alignment signal generation control signal according to the detected frame alignment signal. A frame alignment signal generator(215) generates a frame alignment signal in response to the frame alignment signal generation control signal. A frame alignment signal inserter(217) removes a frame alignment signal of a first time slot to insert the frame alignment signal to the removed portion. A demultiplexer(211) demultiplexes the received multiplex signals according to a control signal from a control part(219) on the basis of data of the first time slot.

Description

다중화 전송 회로Multiplexed transmission circuit

본 발명은 디지털 전송 시스템에 관한 것으로서, 특히 하위계층의 전송입력신호의 속도의 합과 동일한 전송속도로 상위계층에서 전송하는 다중화 전송 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital transmission system, and more particularly, to a multiplexed transmission circuit for transmitting in an upper layer at the same transmission rate as the sum of the speeds of the transmission input signals in the lower layer.

종래의 디지털 전송 시스템에서는 다수의. 즉 2개 이상의 입력전송신호를 다중화시켜 전송하는 경우 다중화된 출력전송신호는 프레임 동기를 유지하기 위한 프레임 동기신호를 반드시 포함하여야만 하였다. 그래서 다중화된 출력전송신호는 입력전송신호의 속도합보다 빠른 속도로 설정하여야만 하고, 다중화된 출력전송신호의 속도가 소정속도, 예를 들어 입력전송신호 속도의 정수배인 N*입력전송신호 속도(Kbps)로 설정되어 있을 경우 입력전송신호는 N-1개까지만 전송이 가능하여 전송효율이 저하되었었다.Many of the conventional digital transmission systems. That is, when two or more input transmission signals are multiplexed and transmitted, the multiplexed output transmission signals must include a frame synchronization signal to maintain frame synchronization. Therefore, the multiplexed output transmission signal should be set at a speed faster than the sum of the speeds of the input transmission signals, and the speed of the multiplexed output transmission signal is N * input transmission signal speed (Kbps), which is an integer multiple of the predetermined transmission signal speed. If it is set to), the transmission efficiency can be reduced because only up to N-1 input transmission signals can be transmitted.

따라서, 본 발명의 목적은 다수의 입력전송신호 각각의 속도의 합과 동일한 속도를 지니는 출력전송신호를 발생하는 다중화 전송 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a multiplexed transmission circuit for generating an output transmission signal having a speed equal to the sum of the speeds of each of the plurality of input transmission signals.

상기한 목적을 달성하기 위한 본 발명은, 다수의 전송입력신호를 입력하여 다중화하는 다중화부와, 상기 다중화기에서 다중화된 전송신호를 역다중화하는 역다중화부로 구성된 다중화 전송 회로에 있어서, 상기 다중화부로 입력되는 제 1전송입력신호의 프레임 정열 신호를 검출하는 프레임 정열 신호 검출기와, 상기 프레임 정열 신호 검출기에서 프레임 정열신호를 검출함에 따라 상기 다중화부와 상기 역다중화부의 프레임 동기를 일치시키기 위한 프레임 배열 신호 발생기와, 상기 프레임 배열 신호 발생기에서 발생한 프레임 배열 신호에 발생에 상응하여 상기 다중화부로 입력된 다수의 입력전송신호의 프레임 배열신호를 상기 입력전송신호 각각의 프레임 정령신호와 대체하여 삽입하는 프레임 배열 신호 삽입기와, 상기 프레임 배열 신호가 삽입된 제1입력전송신호 및 나머지 입력전송신호를 다중화 출력하는 다중화기로 구성된 다중화부와, 상기 다중화기에서 출력한 다중화 신호를 입력하여 역다중화하는 역다중화기와, 상기 역다중화기에서 역다중화한 신호중 제1신호를 상기 다중화기와 역다중화기의 동기를 일치시키기 위한 다중화 신호의 프레임 배열 신호를 검출하는 프레임 배열 신호 검출기와, 상기 프레임 배열 신호 검출기에서 프레임 배열 신호를 검출함에 상응하여 프레임 정열 신호를 발생하는 프레임 정열 신호 발생기와, 상기 프레임 정열 신호 발생기에서 발생한 프레임 정열신호를 상기 다중화 신호의 프레임 배열신호와 대체하여 삽입하는 프레임 정열 신호 삽입기로 구성된 역다중화부를 포함하여 구성함을 특징으로 한다.The present invention provides a multiplexing transmission circuit comprising a multiplexing unit for inputting and multiplexing a plurality of transmission input signals and a demultiplexing unit for demultiplexing a transmission signal multiplexed by the multiplexer. A frame alignment signal detector for detecting a frame alignment signal of an input first transmission input signal, and a frame arrangement signal for synchronizing frame synchronization of the multiplexer and the demultiplexer as the frame alignment signal is detected by the frame alignment signal detector A frame array signal for inserting a frame array signal of a plurality of input transmission signals input to the multiplexing unit in response to the frame array signal generated by the frame array signal generator by substituting the frame array signal of each of the input transmission signals; Inserter, shovel the frame array signal A multiplexer comprising a multiplexer configured to multiplex and output the first input transmission signal and the remaining input transmission signal, a demultiplexer configured to input and demultiplex the multiplexed signal output from the multiplexer, and a first one of the signals demultiplexed by the demultiplexer. A frame array signal detector for detecting a frame array signal of the multiplexed signal for synchronizing a signal with the multiplexer and the demultiplexer, and a frame alignment for generating a frame alignment signal in response to detecting the frame array signal at the frame array signal detector And a demultiplexer configured to include a signal generator and a frame alignment signal inserter for replacing the frame alignment signal generated by the frame alignment signal generator with a frame alignment signal of the multiplex signal.

도 1은 본 발명의 실시예에 따른 다중화 전송 회로도1 is a multiplexed transmission circuit diagram according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 입력 1024Kbps 전송신호의 프레임 구조도2 is a frame structure diagram of an input 1024 Kbps transmission signal according to an embodiment of the present invention;

도 3은 본 발명의 실시예에 따른 출력 4096Kbps 전송신호의 프레임 구조도3 is a frame structure diagram of an output 4096 Kbps transmission signal according to an embodiment of the present invention;

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that in the following description, only parts necessary for understanding the operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to distract from the gist of the present invention.

도 1은 본 발명의 실시예에 따른 다중화 전송 회로도이다.1 is a multiplexed transmission circuit diagram according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 입력 1024Kbps 전송신호의 프레임 구조도이며, 도 3은 본 발명의 실시예에 따른 출력 4096Kbps 전송신호의 프레임 구조도이다.2 is a frame structure diagram of an input 1024 Kbps transmission signal according to an embodiment of the present invention, Figure 3 is a frame structure diagram of an output 4096 Kbps transmission signal according to an embodiment of the present invention.

이하, 본 발명의 바람직한 실시예에 따른 다중화 전송 회로의 동작을 상기 도 1, 도 2 및 도 3을 참조하여 설명하기로 한다.Hereinafter, the operation of the multiplexed transmission circuit according to the preferred embodiment of the present invention will be described with reference to FIGS. 1, 2, and 3.

다중화부(100)는 디지털 전송 시스템의 송신단에서 출력되는 제1입력전송신호, 제2입력전송신호, 제3입력전송신호, 제4입력전송신호 각각은 1024Kbps신호의 전송속도를 지닌 신호이며, 다중화기(117)로 각각 입력된다. 이때, 상기 제1입력전송신호와, 제2입력전송신호와, 제3입력전송신호와, 제4입력전송신호의 프레임(FRAME) 구조도는 도 2에 도시되어 있는 프레임 구조도와 각각 동일하다. 즉 상기 각각의 입력전송신호는 15비트의 프레임 동기 신호 FSS(FRAME SYNCRONIZATION SIGNAL)와, CCS와, 데이터로 구성된 32KBPS속도를 지닌 신호이다. 상기와 같은 각각의 입력중 임의의 포트 하나만을, 예를 들어 제1포트에 해당하는 제1입력전송신호만이 프레임 정열 신호 검출기(111)로 입력된다. 이때, 상기 프레임 정열 신호 검출기(111)를 통해 제1입력전송신호의 프레임 정열 신호(FAS:FRAME ALIGNMENT SIGNAL)가 검출되면, 상기 프레임 정열 신호 검출기(111)은 그 프레임 정열 신호 검출에 상응하여 프레임 배열 신호 발생 제어 신호를 출력한다. 상기 프레임 정열 신호 검출기(111)에서 출력한 프레임 배열 신호 발생 제어 신호를 입력하고, 그에 따라 역다중화기(211)와의 동기를 일치시키기 위한 동기신호인 프레임 배열 신호를 발생하여 프레임 배열 신호 삽입기(115)로 출력한다. 프레임 배열 신호 삽입기(115)는 상기 제1입력전송신호의 프레임 정열 신호를 삭제한 후 상기 프레임 배열 신호 발생기(113)에서 출력한 프레임 배열 신호를 상기 제1입력전송신호의 프레임 정열 신호가 삭제된 배열에 삽입한다. 이때, 상기 프레임 배열 신호는 상기 프레임 정열 신호와 동일한 비트수, 예를 들어 15비트로 지정되어 있으며 상기 프레임 정열 신호와 상기 프레임 배열 신호는 서로 상이한 비트열로 지정되어 있음을 특징으로 한다. 상기 프레임 배열 신호 삽입기(115)를 통해 프레임 배열 신호가 삽입된 제1입력전송신호를 다중화기(119)로 출력한다. 상기 다중화기(119)는 제어부(117)에서 발생한 제어신호에 따라 상기 제1입력전송신호~제4입력전송신호를 순차적으로 다중화하여 전송한다. 따라서, 프레임 배열 신호를 삽입함으로써, 각각의 입력전송신호의 속도의 합과 동일한 전송속도의 전송신호를 출력하는 것이 가능하게 된다.The multiplexer 100 is a first input transmission signal, a second input transmission signal, a third input transmission signal, and a fourth input transmission signal output from the transmitting end of the digital transmission system, each of which is a signal having a transmission rate of 1024 Kbps signal, multiple It is input to the firearms 117, respectively. In this case, the frame structure diagrams of the first input transmission signal, the second input transmission signal, the third input transmission signal, and the fourth input transmission signal are the same as those of the frame structure shown in FIG. 2. That is, each of the input transmission signals is a signal having a 32-bit frame rate consisting of a 15-bit frame synchronization signal FSS (FRAME SYNCRONIZATION SIGNAL), CCS, and data. Only one arbitrary port of each of the above inputs, for example, only the first input transmission signal corresponding to the first port is input to the frame alignment signal detector 111. In this case, when the frame alignment signal (FAS: FRAME ALIGNMENT SIGNAL) of the first input transmission signal is detected through the frame alignment signal detector 111, the frame alignment signal detector 111 may perform a frame corresponding to the detection of the frame alignment signal. Outputs an array signal generation control signal. The frame array signal generation control signal output from the frame alignment signal detector 111 is input, and accordingly, the frame array signal inserter 115 is generated by generating a frame array signal which is a synchronization signal for synchronizing with the demultiplexer 211. ) The frame arrangement signal inserter 115 deletes the frame alignment signal of the first input transmission signal and then deletes the frame alignment signal output from the frame arrangement signal generator 113 from the frame alignment signal of the first input transmission signal. Insert into an array In this case, the frame arrangement signal is designated with the same number of bits as the frame alignment signal, for example, 15 bits, and the frame alignment signal and the frame arrangement signal are designated with different bit strings. The first input transmission signal into which the frame arrangement signal is inserted is output to the multiplexer 119 through the frame arrangement signal inserter 115. The multiplexer 119 sequentially multiplexes the first input transmission signal to the fourth input transmission signal according to a control signal generated from the controller 117 and transmits the multiplexers. Therefore, by inserting the frame arrangement signal, it is possible to output a transmission signal of the same transmission rate as the sum of the speeds of the respective input transmission signals.

또한, 상기 다중화부(100)의 다중화기(119)에서 출력한 다중화 전송신호는 역다중화부(200)에 수신된다. 상기 역다중화부(200)는 역다중화기(211)와, 프레임 배열 신호 검출기(213)와, 프레임 정열 신호 발생기(215)와, 프레임 정열 신호 삽입기(217)와, 제어부(219)로 구성되어 동작을 수행한다.In addition, the multiplexed transmission signal output from the multiplexer 119 of the multiplexer 100 is received by the demultiplexer 200. The demultiplexer 200 includes a demultiplexer 211, a frame array signal detector 213, a frame alignment signal generator 215, a frame alignment signal inserter 217, and a controller 219. Perform the action.

상기 다중화기(119)에서 출력한 다중화 출력 신호를 상기 역다중화기(211)에서 수신하면, 그 수신된 다중화 신호는 프레임 배열 신호 검출기(213)로 입력된다. 상기 프레임 배열 신호 검출기(213)는 상기 다중화 신호중 최초의 타임 슬럿의 정보를 검사하여 프레임 배열 신호를 검출한다. 상기 프레임 배열 신호 검출기(213)에서 상기 다중화 신호의 프레임 배열 신호를 검출에 상응하여 프레임 정열 신호 발생 제어 신호를 프레임 정열 신호 발생기(215)로 출력한다. 상기 프레임 정열 신호 발생기(215)는 상기 프레임 정열 신호 발생 제어 신호를 입력하여 프레임 정열 신호를 발생하여 프레임 정열 신호 삽입기(217)로 출력한다. 상기 프레임 정열 신호 삽입기(217)는 상기 최초의 타임 슬럿의 프레임 배열 신호를 삭제하고, 상기 프레임 정열 신호를 그 삭제한 비트열에 삽입한다. 상기 역다중화기(211)은 상기 최초 타임슬럿의 데이터를 기준으로 제어부(219)에서 발생한 제어신호에 따라 제1출력 신호와, 제2출력신호와, 제3출력신호와, 제4출력신호로 순차적 역다중화하여 각각 출력한다.When the demultiplexer 211 receives the multiplexed output signal output from the multiplexer 119, the received multiplexed signal is input to the frame array signal detector 213. The frame array signal detector 213 detects the frame array signal by examining the information of the first timeslot among the multiplexed signals. The frame arrangement signal detector 213 outputs a frame alignment signal generation control signal to the frame alignment signal generator 215 corresponding to the detection of the frame arrangement signal of the multiplexed signal. The frame alignment signal generator 215 inputs the frame alignment signal generation control signal to generate a frame alignment signal and outputs the frame alignment signal to the frame alignment signal inserter 217. The frame alignment signal inserter 217 deletes the frame arrangement signal of the first timeslot and inserts the frame alignment signal into the deleted bit string. The demultiplexer 211 sequentially processes a first output signal, a second output signal, a third output signal, and a fourth output signal according to a control signal generated from the controller 219 based on the data of the first timeslot. Demultiplex and output each.

따라서, 도 1과 같은 다중화 전송 회로는 소정 속도의 입력전송신호를 각각의 전송속도의 합과 동일한 전송속도로 전송하며, 또한 전송속도가 상승된 다중화 신호를 각각 원래의 전송신호로 복원한 출력신호로 각각 출력하는 것을 가능하게 한다.Accordingly, the multiplexing transmission circuit as shown in FIG. 1 transmits an input transmission signal having a predetermined rate at the same transmission rate as the sum of the respective transmission rates, and also outputs the multiplexed signal whose transmission rate is increased to the original transmission signal. To make each output possible.

상술한 바와 같이 본 발명의 실시예는 도면을 참조하여 예를 들어 설명되었지만, 사안이 허용하는 범위에서 다양한 변화와 변경이 가능함은 물론이다.As described above, the embodiments of the present invention have been described with reference to the drawings, for example, but various changes and modifications can be made within the scope allowed by the matter.

상술한 바와 같이 본 발명은 일정 속도로 지정된 입력전송속도를 그 각각의 입력전송속도의 합과 동일한 전송속도로 다중화하여 전송하는 것을 가능하게 하며, 또한 그 전송된 전송속도를 원래의 전송신호로 역다중화하는 것을 가능하게 하여 전송효율을 향상시킬수 있다는 이점을 갖는다.As described above, the present invention makes it possible to multiplex and transmit an input transmission rate designated at a constant rate at the same transmission rate as the sum of the respective input transmission rates, and also to reverse the transmitted transmission rate to the original transmission signal. It is possible to improve the transmission efficiency by enabling multiplexing.

Claims (5)

다수의 전송입력신호를 입력하여 다중화하는 다중화부와, 상기 다중화기에서 다중화된 전송신호를 역다중화하는 역다중화부로 구성된 다중화 전송 회로에 있어서,In the multiplexed transmission circuit comprising a multiplexer for inputting and multiplexing a plurality of transmission input signals, and a demultiplexer for demultiplexing the transmission signal multiplexed by the multiplexer, 상기 다중화부로 입력되는 제 1전송입력신호의 프레임 정열 신호를 검출하는 프레임 정열 신호 검출기와,A frame alignment signal detector for detecting a frame alignment signal of the first transmission input signal input to the multiplexer; 상기 프레임 정열 신호 검출기에서 프레임 정열신호를 검출함에 따라 상기 다중화부와 상기 역다중화부의 프레임 동기를 일치시키기 위한 프레임 배열 신호 발생기와,A frame arrangement signal generator for matching frame synchronization with the multiplexer and the demultiplexer as the frame alignment signal is detected by the frame alignment signal detector; 상기 프레임 배열 신호 발생기에서 발생한 프레임 배열 신호에 발생에 상응하여 상기 다중화부로 입력된 다수의 입력전송신호의 프레임 배열신호를 상기 입력전송신호 각각의 프레임 정령신호와 대체하여 삽입하는 프레임 배열 신호 삽입기와,A frame array signal inserter for inserting a frame array signal of a plurality of input transmission signals input to the multiplexer in response to the frame array signal generated by the frame array signal generator by replacing the frame array signals of each of the input transmission signals; 상기 프레임 배열 신호가 삽입된 제1입력전송신호 및 나머지 입력전송신호를 다중화 출력하는 다중화기로 구성된 다중화부와,A multiplexer configured to multiplex and output the first input transmission signal into which the frame arrangement signal is inserted and the remaining input transmission signals; 상기 다중화기에서 출력한 다중화 신호를 입력하여 역다중화하는 역다중화기와A demultiplexer for demultiplexing by inputting the multiplexed signal output from the multiplexer 상기 역다중화기에서 역다중화한 신호중 제1신호를 상기 다중화기와 역다중화기의 동기를 일치시키기 위한 다중화 신호의 프레임 배열 신호를 검출하는 프레임 배열 신호 검출기와,A frame array signal detector for detecting a frame array signal of the multiplexed signal for synchronizing the first signal among the signals multiplexed in the demultiplexer with the multiplexer and the demultiplexer; 상기 프레임 배열 신호 검출기에서 프레임 배열 신호를 검출함에 상응하여 프레임 정열 신호를 발생하는 프레임 정열 신호 발생기와,A frame alignment signal generator for generating a frame alignment signal in response to detecting the frame array signal at the frame array signal detector; 상기 프레임 정열 신호 발생기에서 발생한 프레임 정열신호를 상기 다중화 신호의 프레임 배열신호와 대체하여 삽입하는 프레임 정열 신호 삽입기로 구성된 역다중화부를 포함하여 구성함을 특징으로 하는 다중화 전송 회로.And a demultiplexing unit comprising a frame alignment signal inserter for inserting the frame alignment signal generated by the frame alignment signal generator in place of the frame arrangement signal of the multiplex signal. 제 1항에 있어서,The method of claim 1, 상기 프레임 정열신호와 프레임 배열신호는 동일한 비트수로 구성되며, 서로 상이한 비트열로 구성됨을 특징으로 하는 다중화 전송 회로.And the frame alignment signal and the frame arrangement signal are configured with the same number of bits and different bit sequences. 제 2항에 있어서,The method of claim 2, 상기 프레임 정열신호를 검출하기 위한 동기 클럭 발생 및 상기 프레임 정열 신호 검출기와, 상기 프레임 배열 신호 발생기와, 상기 프레임 배열 신호 삽입기의 동작 수행을 위한 클럭 발생 및 각각의 제어 신호를 발생하는 제1제어 신호 발생기를 더 구비함을 특징으로 하는 다중화 전송 회로.First control for generating a synchronous clock for detecting the frame alignment signal and the frame alignment signal detector, the frame array signal generator, the clock generation for performing operations of the frame array signal inserter, and generating respective control signals. Multiplexed transmission circuit further comprising a signal generator. 제 3항에 있어서,The method of claim 3, 상기 프레임 배열신호를 검출하기 위한 동기 클럭 발생 및 상기 프레임 배열 신호 검출기와, 상기 프레임 정열 신호 발생기와, 상기 프레임 정열 신호 삽입기의 동작 수행을 위한 클럭 발생 및 각각의 제어 신호를 발생하는 제2제어 신호 발생기를 더 구비함을 특징으로 하는 다중화 전송 회로.A second control for generating a synchronous clock for detecting the frame alignment signal and for generating a control signal for the frame alignment signal detector, the frame alignment signal generator and the frame alignment signal inserter, and generating a respective control signal; Multiplexed transmission circuit further comprising a signal generator. 제 1항에 있어서,The method of claim 1, 상기 다중화부로 입력되는 각각의 입력전송신호의 속도의 합은 상기 역다중화부에서 출력하는 출력전송신호의 속도와 동일함을 특징으로 하는 다중화 전송 회로.And the sum of the speeds of the respective input transmission signals input to the multiplexer is equal to the speed of the output transmission signal output from the demultiplexer.
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* Cited by examiner, † Cited by third party
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KR100334770B1 (en) * 1999-07-08 2002-05-03 윤종용 Apparatus and method for controlling demultiplexer and multiplexer for a rate matching in wireless telecommunication system

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KR100334770B1 (en) * 1999-07-08 2002-05-03 윤종용 Apparatus and method for controlling demultiplexer and multiplexer for a rate matching in wireless telecommunication system

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