KR100580862B1

KR100580862B1 - Time Demultiplexer of high-speed packet data

Info

Publication number: KR100580862B1
Application number: KR1020010027286A
Authority: KR
Inventors: 최지연; 홍현하
Original assignee: 한국전자통신연구원
Priority date: 2001-05-18
Filing date: 2001-05-18
Publication date: 2006-05-17
Also published as: KR20020088550A

Abstract

본 발명은 고속의 디지털 데이터를 저속의 디지털 데이터로 변환하는 회로에 관한 것으로서, 특히 패킷 형태를 갖는 고속 디지털 데이터에 대하여 정보를 한 비트의 손실도 없이 패킷 동기를 맞추어서 시간 역다중하여 저속의 병렬 디지털 데이터로 변환해 주는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for converting high-speed digital data into low-speed digital data. Particularly, high-speed digital data having a packet form is time-demultiplexed to match packet synchronization without loss of one bit, and thus, low-speed parallel digital. A circuit for converting data into data.

이러한 본 발명은 고속의 디지털 패킷 데이터를 저속의 병렬 디지털 데이터로 변환하는 시간 역다중 회로에 있어서, 고속의 디지털 데이터를 저속의 병렬 디지털 데이터로 변환해주는 시간 역다중기와; 상기 시간 역다중기에서 시간 역다중된 저속의 병렬 디지털 데이터로부터 패킷의 동기를 검출하는 패킷 동기 검출부; 및 상기 패킷 동기 검출부에서 검출된 동기신호를 바탕으로 병렬 디지털 데이터의 순서를 재조정하는 동기화부를 포함한 패킷 동기를 고려한 고속 패킷 데이터의 시간 역다중 회로를 구성한다. 이러한 본 발명은, 시간 역다중부를 제외한 나머지 회로는 저속 데이터를 처리할 수 있으면 충분하고, 고가의 고속 전자소자는 시간 역다중부만 사용하면 되므로 저렴하게 구현할 수 있고, 순서를 재정렬하는 방식을 사용하므로 동기를 검출하는 동안 데이터를 잃어버리지도 않는 특징을 가진다.The present invention provides a time demultiplexer for converting high speed digital packet data into low speed parallel digital data, comprising: a time demultiplexer for converting high speed digital data into low speed parallel digital data; A packet synchronization detector for detecting synchronization of packets from low-speed parallel digital data time-demultiplexed in the time demultiplexer; And a time demultiplexer for high-speed packet data in consideration of packet synchronization, including a synchronization unit for re-ordering parallel digital data based on the synchronization signal detected by the packet synchronization detector. In the present invention, the remaining circuits except for the time demultiplexer are sufficient to process low-speed data, and expensive high-speed electronic devices can be implemented inexpensively because only the time demultiplexer is used, and the order of reordering is used. It does not lose data while detecting synchronization.

시간 역다중회로, 패킷데이터, 동기검출Time demultiplex circuit, packet data, synchronous detection

Description

Time Demultiplexer and Method for High Speed Packet Data Considering Packet Synchronization

도 1은 시간 역다중에 있어서 동기화의 효과를 설명하기 위하여 도시한 도면,1 is a diagram illustrating the effect of synchronization in time demultiplexing;

도 2는 종래의 고속 패킷 데이터의 시간 역다중 회로의 구성 블럭도,2 is a block diagram of a conventional time demultiplex circuit for high speed packet data;

도 3은 본 발명의 한 실시예에 따른 고속 패킷 데이터의 시간 역다중 회로의 블럭도,3 is a block diagram of a time demultiplex circuit for high speed packet data according to an embodiment of the present invention;

도 4는 본 발명이 적용되는 고속 패킷 데이터의 시간 역다중 회로의 개념도,4 is a conceptual diagram of a time demultiplex circuit for high speed packet data to which the present invention is applied;

※ 도면의 주요 부분에 대한 부호의 설명 ※※ Explanation of code about main part of drawing ※

21 : 시간 역다중기 22 : 패킷 동기 검출부21: time demultiplexer 22: packet synchronization detection unit

23 : 동기화부23: synchronization unit

본 발명은 고속의 디지털 데이터를 저속의 디지털 데이터로 바꾸어 주기 위한 고속 패킷 데이터의 역다중 회로 및 방법에 관한 것으로서, 보다 상세하게는 패킷 형태를 갖는 고속 디지털 데이터에 대하여 패킷 동기를 맞추어서 시간 역다중하여 한 비트의 정보 손실없이 저속의 병렬 디지털 데이터로 변환하는 회로 및 방법에 관한 것이다.The present invention relates to a demultiplex circuit and a method of high speed packet data for converting high speed digital data into low speed digital data. More particularly, the present invention relates to a time demultiplexing operation of packet synchronization for high speed digital data having a packet form. A circuit and method for converting low speed parallel digital data without loss of one bit of information.

시간 역다중 회로나 시간 역다중 소자는 넓은 대역폭을 사용하는 통신에 있어서 널리 사용되는 것으로, 일반적으로 연속적인 디지털 데이터에 대하여 사용한다. 시간 역다중에 있어서 동기를 고려하지 않는다면 출력되는 병렬 데이터의 순서가 안 맞을 가능성이 커진다.Time demultiplexing circuits or time demultiplexing devices are widely used in communication using a wide bandwidth, and are generally used for continuous digital data. If synchronization is not considered in time demultiplexing, the parallel data output order is more likely to be out of order.

연속적인 데이터의 시간 역다중은 시스템이 처음 가동할 때나 데이터가 처음 입력될 때에만 동기를 맞추기 때문에 얼마만큼의 데이터를 잃어버리거나 시간이 많이 걸려도 별 문제가 되지 않는다. 그러나, 입력되는 데이터가 패킷 형태라면 각 패킷에 대하여 동기를 맞추어 주어야 하기 때문에, 기존의 방법을 이용할 경우에는 동기화에 걸리는 시간 때문에 패킷 데이터의 일부 또는 대부분을 잃어버릴 가능성이 커지는 문제점이 있다.Time demultiplexing of continuous data synchronizes only when the system is first started or when data is first entered, so it doesn't matter how much data is lost or time-consuming. However, if the data to be input is in the form of a packet, it is necessary to synchronize with respect to each packet. When using the conventional method, there is a problem in that a part or most of the packet data may be lost due to the time required for synchronization.

고속 패킷 데이터를 패킷 동기를 고려한 시간 역다중회로를 사용하여 시간역다중하였을 때의 효과를 도 1을 사용하여 설명하면 다음과 같다. 고속의 패킷 데이터를 원래 데이터의 1/4 만큼의 주파수를 가지는 저속의 데이터로 시간역다중한다고 가정하였을 때, 패킷 동기를 고려하지 않은 시간 역다중회로를 통과하면 패킷의 첫 비트가 출력 0과 출력 1, 출력 2, 출력 3 각각에 같은 확률로 나타난다. 도 1에서는 그 중 출력 3에 첫 비트가 출력된 경우를 도시한다. 다시 말해서, 패킷에 따라 패킷의 첫 비트가 출력되는 출력단자가 달라지고, 따라서 시간 역다중회로 다 음에 오는 회로에서 시간 역다중된 데이터를 올바르게 사용하는 데에 문제가 발생한다. 이에 반해 패킷동기를 고려한 시간 역다중회로를 통과한 후에는 패킷의 첫 비트가 출력되는 출력단자가 일정하게 유지될 수 있다. 도 1에서는 패킷의 첫 비트가 출력 0으로 출력되고 있다.An effect of time demultiplexing using high-speed packet data using a time demultiplex circuit considering packet synchronization will be described with reference to FIG. 1. Assuming that high-speed packet data is time-demultiplexed with low-speed data having a frequency equal to 1/4 of the original data, the first bit of the packet passes through output 0 and output when it passes through a time de-multiplex circuit without packet synchronization The same probability appears for 1, 2, and 3 respectively. FIG. 1 illustrates a case where the first bit is output to the output 3 among them. In other words, the output terminal that outputs the first bit of the packet varies depending on the packet, and thus a problem occurs in correctly using the time demultiplexed data in a circuit following the time demultiplexer. On the contrary, after passing the time demultiplex circuit considering the packet synchronization, the output terminal where the first bit of the packet is output may be kept constant. In FIG. 1, the first bit of the packet is output to output 0.

도 2는 종래의 고속 패킷 데이터의 시간 역다중 회로를 도시한 구성 블록도이다. 이는 시프트 레지스터(11)와, 시간 역다중기(10), 및 패킷 동기 검출기(12)를 포함한다. 입력되는 고속 패킷 데이터는 시프트 레지스터(11)에서 지연되고, 패킷 동기 검출기(12)는 지연된 고속 패킷 데이터에서 패킷 동기를 검출하여 시프트 레지스터(11)에 궤환한다. 그러면 시프트 레지스터(11)는 이 궤환된 제어신호에 따라 입력되는 고속 패킷 데이터를 지연시켜 시간 역다중기(10)에 전달하며, 시간 역다중기(10)는 지연된 고속 패킷 데이터에 대해 시간 역다중 동작을 수행한다.2 is a block diagram illustrating a conventional time demultiplex circuit for high speed packet data. It includes a shift register 11, a time demultiplexer 10, and a packet sync detector 12. The input high speed packet data is delayed in the shift register 11, and the packet synchronization detector 12 detects packet synchronization in the delayed high speed packet data and feeds it back to the shift register 11. Then, the shift register 11 delays the high speed packet data input according to the feedback control signal to the time demultiplexer 10, and the time demultiplexer 10 performs time demultiplex operation on the delayed high speed packet data. To perform.

이와 같이 종래의 고속 패킷 데이터의 시간 역다중 회로는 고속 패킷 데이터를 시프트 레지스터로 지연시켜 시간 역다중하기 때문에 궤환에 의한 데이터 손실이 발생하고, 시프트 레지스터, 시간 역다중기, 및 패킷 동기 검출기가 모두 고속 패킷 데이터를 처리하고 있기 때문에 고속의 디지털 소자가 필요하다는 문제점이 있다. 궤환에 의한 데이터의 손실이 발생하는 이유는, 전기 신호가 선로와 패킷 동기 검출기를 전파하는 데 일정 시간이 필요한데, 고속의 데이터를 사용하는 경우에는 동기신호가 시간 역다중기에 도착하는 시간동안 이미 여러 비트의 패킷 데이터가 지나가 버리기 때문이다.As described above, the conventional time demultiplexing circuit for high speed packet data delays high speed packet data with a shift register to time demultiplex, so that data loss due to feedback occurs, and the shift register, time demultiplexer, and packet synchronization detector are all high speed. There is a problem that a high-speed digital device is required because the packet data is processed. The reason for the loss of data due to feedback is that an electric signal needs a certain time to propagate the line and the packet synchronization detector. This is because a bit of packet data passes by.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 동기와 상관없이 고속의 패킷 데이터를 시간 역다중하여 저속의 병렬 데이터로 변환하고 저속의 병렬 데이터로부터 패킷 동기를 검출한 후 동기에 맞도록 병렬 데이터의 순서를 재정렬함으로써, 궤환에 의한 데이터의 손실이 없고 시간 역다중 소자 외에는 고속의 디지털 소자가 필요없는 패킷 동기를 고려한 고속 패킷 데이터의 시간 역다중 회로 및 방법을 제공하기 위한 것이다.An object of the present invention for solving the above problems is to convert high speed packet data into low speed parallel data by time demultiplexing irrespective of synchronization, and to detect packet synchronization from the low speed parallel data and then parallel to match the synchronization. By reordering the data, there is provided a time demultiplex circuit and method for high-speed packet data in consideration of packet synchronization in which there is no loss of data due to feedback and no high-speed digital elements other than the time demultiplex element are required.

상기와 같은 목적을 달성하기 위한 본 발명의 패킷 동기를 고려한 고속 패킷 데이터의 시간 역다중 회로는, 고속의 패킷 데이터를 n(n은 1보다 큰 자연수)개의 데이터열로 이루어진 저속의 병렬 데이터로 변환하는 시간 역다중기와; 상기 n개의 데이터열 중 상기 패킷의 시작 데이터열을 검출하여 패킷동기신호를 출력하는 패킷 동기 검출부와; 상기 시간 역다중기에서 출력되는 병렬 데이터의 데이터열의 순서를 상기 패킷동기신호에 따라 재배열하여, 상기 시작 데이터열이 첫 번째 출력단자로 출력되도록 하는 동기화부를 포함한 것을 특징으로 한다.
또한, 본 발명의 패킷 동기를 고려한 고속 패킷 데이터의 시간 역다중 방법은, 고속의 패킷 데이터를 n(n은 1보다 큰 자연수)개의 데이터열로 이루어진 저속의 병렬 데이터로 변환하는 시간 역다중단계와; 상기 n개의 데이터열 중 상기 패킷의 시작 데이터열을 검출하여 패킷동기신호를 출력하는 패킷 동기 검출단계와; 상기 시간 역다중단계에서 출력되는 병렬 데이터의 데이터열의 순서를 상기 패킷동기신호에 따라 재배열하여, 상기 시작 데이터열이 첫 번째 출력단자로 출력되도록 하는 동기화단계를 포함한 것을 특징으로 한다.In order to achieve the above object, a time demultiplex circuit for high speed packet data in consideration of packet synchronization of the present invention converts high speed packet data into low speed parallel data composed of n (n is a natural number greater than 1) data strings. Time demultiplexer; A packet synchronization detector for detecting a start data string of the packet among the n data strings and outputting a packet synchronization signal; And a synchronization unit for rearranging the data sequence of the parallel data output from the time demultiplexer according to the packet synchronization signal to output the start data sequence to the first output terminal.
In addition, the time demultiplexing method of high speed packet data in consideration of packet synchronization of the present invention includes a time demultiplexing step of converting high speed packet data into low speed parallel data composed of n (n is a natural number larger than 1) data strings; ; A packet synchronization detecting step of detecting a start data string of the packet among the n data strings and outputting a packet synchronization signal; And a synchronization step of rearranging the data sequence of the parallel data output in the time demultiplexing step according to the packet synchronization signal, so that the start data sequence is output to the first output terminal.

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이하, 첨부된 도면을 참조하여 본 발명의 한 실시예에 따른 "패킷 동기를 고려한 고속 패킷 데이터의 시간 역다중 회로 및 방법"을 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described in detail "time demultiplex circuit and method of high-speed packet data considering the packet synchronization" according to an embodiment of the present invention.

도 3은 본 발명에서 구현하고자 하는 패킷동기를 고려한 고속 패킷 데이터의 시간 역다중 회로의 블록도이다. 3 is a block diagram of a time demultiplex circuit for high speed packet data considering packet synchronization to be implemented in the present invention.

이 패킷 동기를 고려한 고속 패킷 데이터의 시간 역다중 회로는, 시간 역다중기(21)와 패킷동기 검출부(22)와 동기화부(23)를 포함한다.The time demultiplexing circuit for high speed packet data in consideration of this packet synchronization includes a time demultiplexer 21, a packet synchronous detection unit 22, and a synchronization unit 23.

시간 역다중기(21)는 고속의 패킷 데이터를 저속의 병렬 데이터로 변환한다. 이때, 고속의 패킷 데이터의 주파수를 F라고 하고 시간 역다중된 데이터의 병렬된 데이터의 수가 n이라고 한다면 시간 역다중된 저속의 병렬 데이터의 주파수는 F/n이 된다.The time demultiplexer 21 converts high speed packet data into low speed parallel data. At this time, if the frequency of the high speed packet data is F and the number of parallel data of the time demultiplexed data is n, the frequency of the slow parallel data which is time demultiplexed is F / n.

패킷 동기 검출부(22)는 시간 역다중기(21)로부터 출력된 병렬 데이터로부터 가능한 모든 순서의 조합과, 패킷의 시작을 알리는 미리 약속된 특정 데이터(이하, 패킷의 시작 데이터라 함)와의 비교를 수행하고, 비교의 결과 발생하는 신호에 의하여 병렬 데이터의 올바른 순서임을 알려주는 동기신호를 출력한다.The packet synchronization detecting unit 22 compares all possible combinations of the order possible from the parallel data output from the time demultiplexer 21 with the predetermined data (hereinafter referred to as the start data of the packet) which announces the start of the packet. The synchronization signal indicating the correct order of the parallel data is output by the signal generated as a result of the comparison.

즉, 패킷 동기 검출부(22)는 시간 역다중된 병렬 데이터로부터 패킷 동기를 검출하는데, 패킷의 맨 앞에 패킷의 시작 데이터를 사전에 삽입하고, 가능한 병렬 데이터의 순서의 조합들과 패킷의 시작 데이터를 비교하여 올바른 병렬 데이터의 순서를 알아낸다. n이 4인 실시예에 대한 개념도를 도 4에 도시한다. i = 0, 1, 2, ... , n-1 일 때 Qi 는 시간 역다중된 병렬 데이터열 중 하나이고, Qi'은 Qi를 시프트 레지스터를 사용하여 주파수 F/n인 클럭 신호로 한 클럭 지연시킨 데이터이다. 도 4에서 보는 바와 같이 어떤 순서로 시간 역다중된 경우에도 S0 = {Q0, Q1, ..., Qn-1}, S1 = {Qn-1', Q0, ..., Qn-2}, S2 = {Qn-2', Qn-1', Q0, ..., Qn-3}, ..., Sn-1 = {Q1', Q2', ..., Qn-1', Q0} 중 하나는 올바른 순서가 된다. 그러므로 어느 것이 올바른 순서인지를 알려면, 즉 패킷의 동기를 검출하기 위하여는 위의 각각의 순서를 패킷의 시작 데이터와 비교하면 된다. 따라서, S0부터 Sn-1 중 하나에 대해서만 패킷 동기가 맞았음을 알리는 펄스가 나오게 된다.
예컨데, S0이 패킷의 시작 데이터와 일치하면 S0에 대해서 패킷 동기신호가 출력되고, S2가 패킷의 시작 데이터와 일치하면 S2에 대해서 패킷 동기신호가 출력된다.That is, the packet synchronization detecting unit 22 detects packet synchronization from the time demultiplexed parallel data, and inserts the start data of the packet in advance in front of the packet, and combines the start data of the packet with combinations of the order of possible parallel data. Compare and find the correct order of parallel data. A conceptual diagram for the embodiment where n is 4 is shown in FIG. When i = 0, 1, 2, ..., n-1, Qi is one of the time demultiplexed parallel data strings, and Qi 'is a clock that uses Qi as a clock signal with frequency F / n using a shift register. Delayed data. As shown in FIG. 4, S0 = {Q0, Q1, ..., Qn-1}, S1 = {Qn-1 ', Q0, ..., Qn-2}, even when time demultiplexed in any order. S2 = {Qn-2 ', Qn-1', Q0, ..., Qn-3}, ..., Sn-1 = {Q1 ', Q2', ..., Qn-1 ', Q0} One is in the correct order. Therefore, in order to know which is the correct order, that is, to detect the synchronization of the packet, each of the above steps may be compared with the start data of the packet. Therefore, a pulse indicating that packet synchronization is corrected for only one of S0 to Sn-1 is issued.
For example, if S0 coincides with the start data of the packet, a packet synchronizing signal is output for S0, and if S2 coincides with the start data of the packet, a packet synchronizing signal is output for S2.

패킷 동기화부(23)는 패킷 동기신호에 따라 시간 역다중된 병렬 데이터를 재정렬하여 출력한다. 즉, S0에 대해서 패킷 동기신호가 입력되면 Q0, Q1, ..., Qn-1 순서대로, S1에 대해서 패킷 동기신호가 입력되면 Qn-1', Q0, ..., Qn-2 순서대로, Sn-1에 대해서 패킷 동기신호가 입력되면 Q1', Q2', ..., Qn-1', Q0 순서대로 출력한다.The packet synchronizer 23 rearranges and outputs time-demultiplexed parallel data according to the packet synchronization signal. That is, if a packet synchronization signal is input to S0, then Q0, Q1, ..., Qn-1, and if a packet synchronization signal is input to S1, then Qn-1 ', Q0, ..., Qn-2, and so on. , Sn-1 is outputted in order of Q1 ', Q2', ..., Qn-1 ', and Q0.

위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호범위는 첨부된 청구범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above based on the preferred embodiments thereof, these embodiments are intended to illustrate rather than limit the invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments can be made without departing from the spirit of the invention. Therefore, the protection scope of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.

이상과 같이 본 발명에 따르면, 고속의 디지털 데이터를 시간 역다중하여 저속의 디지털 데이터로 바꾸어 주기 위한 것으로서, 특별히 패킷 형태를 갖는 고속 디지털 데이터에 대하여 한 비트의 정보 손실도 없이 패킷 동기를 맞추어서 시간 역다중하여 저속의 병렬 디지털 데이터로 변환해 줄 수 있도록 한다. 또한, 본 발명에는 고가의 고속 디지털 소자가 시간 역다중기 외에는 사용되지 않아, 기존의 방법에 비하여 저가에 구현이 가능하다. 본 발명은 고속의 패킷 단위의 통신이 이루어지는 광패킷 교환 분야를 비롯한 모든 고속 패킷 데이터 통신 시스템에 응용될 수 있다.As described above, according to the present invention, the high-speed digital data is time-demultiplexed and converted into low-speed digital data. The high-speed digital data having a packet form is specifically designed to synchronize packet synchronization without loss of one bit of information. Multiplexing allows conversion to low-speed parallel digital data. In addition, in the present invention, expensive high-speed digital devices are not used except for time demultiplexers, and thus, they can be implemented at a lower cost than conventional methods. The present invention can be applied to all high-speed packet data communication systems including optical packet exchange fields in which high-speed packet-based communication is performed.

Claims

In a time demultiplex circuit for converting high speed packet data into low speed parallel data,

A time demultiplexer for converting the high speed packet data into low speed parallel data composed of n (n is a natural number greater than 1) data strings;

A packet synchronization detector for detecting a start data string of the packet among the n data strings and outputting a packet synchronization signal;

And a synchronization unit for rearranging the data sequence of the parallel data output from the time demultiplexer according to the packet synchronization signal, so that the start data sequence is output to the first output terminal.

And (b) converting the high speed packet data into a low speed packet synchronized parallel data.

In the time demultiplex method for converting high speed packet data into low speed parallel data,

A time demultiplexing step of converting the high speed packet data into low speed parallel data consisting of n (n is a natural number greater than 1) data strings;

A packet synchronization detecting step of detecting a start data string of the packet among the n data strings and outputting a packet synchronization signal;

And a synchronization step of rearranging the data sequence of the parallel data output in the time demultiplexing step according to the packet synchronization signal, and outputting the starting data sequence to the first output terminal.

And converting the high speed packet data into low speed packet synchronized parallel data.