KR20000040585A - 워피지 방지용 성형 금형 - Google Patents

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Abstract

본 발명은 반도체 조립 공정 중 수지 성형(molding) 공정에서 사용되는 성형 금형(mold die)에 관한 것으로서, 복수의 반도체 칩이 실장된 각각의 단위 패키지 영역을 포함하는 기판의 각 단위 패키지 영역을 하나의 구룹화하여 봉지하는 성형 금형으로서, 단위 패키지 영역을 복수의 소그룹으로 구분하도록 차단벽이 형성되어 있는 것을 특징으로 한다. 단위 패키지들이 하나의 그룹화하여 성형될 때 봉지되는 부분에 차단벽에 의해 단차가 형성되어 복수의 소그룹으로 분리되면 하나의 소그룹에서 이웃하는 소그룹으로 열응력이 전달되는 것이 차단된다. 이에 따라, 기판을 사용하는 두께가 얇은 칩 스케일 패키지, 특히 파인피치 BGA패키지의 제조 공정 중 수지 성형 공정에서 수지 봉지재의 열응력의 집중되는 것을 방지하여 기판과의 열특성 차이를 감소시킴으로써 워피지의 발생을 방지할 수 있어 소잉 공정에서의 규격 변화나 솔더 볼이 기판에 형성된 회로패턴에 정확히 위치에 배열되지 않는 문제점들을 해결할 수 있다.

Description

워피지 방지용 성형 금형(Mold die for suppressing warpage)
본 발명은 반도체 조립 공정에서 사용되는 성형 설비에 관한 것으로서, 더욱 상세하게는 두께가 얇은 박형의 반도체 칩 패키지, 특히 기판을 이용하는 패키지의 조립 공정 중 수지 성형 공정에서 발생될 수 있는 워피지(warpage)를 방지하는 워피지 방지용 성형 금형(mold die)에 관한 것이다.
오늘날 반도체 기술은 보다 소비자의 고집적화, 고용량화, 및 고신뢰화 요구를 만족시키기 위하여 계속적으로 발전되고 있으며, 이와 같은 발전에 따른 반도체 조립 기술의 진전으로 반도체 칩 패키지의 크기는 소형화 및 경량화되고 있다. 이와 같은 반도체 칩 패키지의 소형화와 경량화에 따라 개발된 것중의 하나가 칩 스케일 패키지(CSP;chip scale package)이다.
칩 스케일 패키지는 그 크기가 반도체 칩의 약 120%로 유지되는 베어 칩과 거의 같은 크기임에도 불구하고 최종 사용자에게는 노운 굿 다이(known good die)로 공급되는 동시에 종래의 표면 실장 기술을 이용할 수 있기 때문에 전자기기의 소형화, 박형화, 및 다기능화를 도모할 수 있는 장점을 갖는다. 이와 같은 칩 스케일 패키지는 여러 종류가 있다. 그 중에 하나로서 잘 알려진 것이 파인피치 BGA패키지(Fine Pitch Ball Grid Array Package)이다.
이 패키지는 반도체 칩을 실장하기 위한 수단으로서 리드프레임 대신에 기판이 사용되고 기판에 형성된 회로배선을 통하여 외부 접속단자들과 전기적으로 연결되는 구조를 가지고 있다. 여기서, 반도체 칩을 포함하여 전기적인 연결을 이루는 부분들은 외부환경으로부터의 보호를 위하여 성형 수지로 봉지된다. 성형 수지로 봉지되는 공정을 수지 성형(molding)공정이라 한다.
이와 같은 패키지를 제조할 때 생산성 향상을 위하여 최종적인 단위 패키지로 분리되기 전까지는 여러 개의 단위 패키지 영역을 포함하는 하나의 기판 상태에서 작업이 이루어진다. 소정의 작업 과정을 하나의 기판 상태에서 이루어지도록 하고 최종적으로 각각의 단위 패키지로 분리하게 된다. 예컨대, 수지 성형 공정은 보통 복수의 단위 패키지 영역에 대하여 실시된다.
도 1은 일반적인 파인피치 BGA 패키지에 사용되는 기판의 개략 평면도이고, 도 2는 종래 기술에 따른 성형 금형으로 수지 성형 공정이 진행되는 상태를 나타낸 개략 단면도이며, 도 3은 워피지 발생을 나타낸 측면도이다.
도 1을 참조하면, 여기에서 기판(40)은 9개의 단위 패키지 영역(44)으로 구분되어 동시에 9개의 단위 패키지 영역(44)에 대하여 수지 성형 작업이 이루어도록 하여 봉지부(45)를 형성한다. 수지 성형 작업 후에 소잉(sawing) 공정을 거쳐 각각의 단위 패키지들로 분리하여 주게 된다.
이와 같이 하나의 기판(40)에 동시에 여러 개의 단위 패키지 영역(44)에 대해 실시되는 수지 성형 공정은 복수의 단위 패키지 영역(44)을 하나의 그룹으로 하여 그 그룹 전체에 대해 성형을 하게 된다. 내부에 캐버티(cavity;31)를 형성하는 성형 금형(30)을 기판(40)의 상부에 덮어 씌운 후에 그 캐버티(31) 내부로 에폭시 성형 수지(Epoxy Molding Compound)와 같은 수지 봉지재를 주입한 후 상온으로 냉각시켜 봉지부(35)를 형성하게 된다. 이 공정에 의해 반도체 칩(41)과, 그 반도체 칩(41)과 기판(40)을 전기적으로 연결하는 도전성 금속선(43), 및 기판에 형성된 회로배선(도시안됨)이 봉지된다. 기판(40)의 밑면에는 외부 접속단자로서 솔더 볼(solder ball; 47)이 부착되어 있다.
그런데, 수지 성형 공정 후에 상온으로 냉각되면서 기판(40)과 에폭시 성형 수지로 이루어진 봉지부(45)와의 열적 불균형으로 인해 도 3에서와 같이 워피지가 발생될 수 있으며, 특히 이 워피지는 기판(40)의 가장자리쪽에서 심하게 발생된다. 이것은 수지 봉지부(45) 내부에 잔존하는 열응력(thermo-stress)이 가장자리 쪽으로 전달되어 집중되는 것에 기인한다. 이 워피지는 봉지 면적이 크면 클수록 열적 특성차이에 의한 워피지 발생은 커진다. 이러한 워피지는 소잉 공정을 진행할 때 규격(dimension) 변화 및 실장시 솔더 볼(47)이 기판(40)에 정확히 배열되지 않는 문제점을 유발할 수 있다. 생산성 측면에서 본다면 한 개의 그룹의 몰딩 면적은 단위 패키지 수에 좌우되며 생산성의 향상을 위해서는 한 개 그룹의 몰딩 면적을 최대한으로 하는 것이 바람직하다.
본 발명의 목적은 패키지 조립 공정 중 수지 성형 공정에서 몰딩 면적은 크나 수지 봉지재의 양에 의한 스트레스를 줄여 워피지의 발생을 방지하는 워피지 방지용 성형 금형을 제공하는 데 있다.
도 1은 일반적인 파인피치 BGA 패키지에 사용되는 기판의 개략 평면도.
도 2는 종래 기술에 따른 성형 금형으로 수지 성형 공정이 진행되는 상태를 나타낸 개략 단면도.
도 3은 워피지 발생을 나타낸 측면도.
도 4는 본 발명에 따른 워피지 방지용 성형 금형의 제 1실시예에 의해 수지 성형 공정이 진행되는 상태를 나타낸 단면도.
도 5는 도 4의 성형 금형으로 수지 성형이 완료된 상태의 기판을 개략적으로 나타낸 평면도.
도 6은 본 발명에 따른 워피지 방지용 성형 금형의 제 2실시예에 의해 수지 성형 공정이 진행되는 상태를 나타낸 단면도.
도 7은 도 6의 성형 금형으로 수지 성형이 완료된 상태의 기판을 개략적으로 나타낸 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,15,30: 성형 금형 11a,11b,11c,16a,16b,31; 캐버티(cavity
12,17: 차단벽 40: 기판
41: 반도체 칩 42: 접착제
43: 도전성 금속선 44: 단위 패키지 영역
45,46: 봉지부 47: 솔더 볼
이와 같은 목적을 달성하기 위한 본 발명에 따른 워피지 방지용 성형 금형은 복수의 반도체 칩이 실장된 각각의 단위 패키지 영역을 포함하는 기판의 각 단위 패키지 영역을 하나의 구룹화하여 봉지하는 성형 금형으로서, 단위 패키지 영역을 복수의 소그룹으로 구분하도록 차단벽이 형성되어 있는 것을 특징으로 한다. 단위 패키지들이 하나의 그룹화하여 성형될 때 봉지되는 부분에 차단벽에 의해 단차가 형성되어 복수의 소그룹으로 분리되면 하나의 소그룹에서 이웃하는 소그룹으로 열응력이 전달되는 것이 차단된다.
이하 첨부 도면을 참조하여 본 발명에 따른 워피지 방지용 성형 금형을 보다 상세하게 설명하고자 한다.
도 4는 본 발명에 따른 워피지 방지용 성형 금형의 제 1실시예에 의해 수지 성형 공정이 진행되는 상태를 나타낸 단면도이고, 도 5는 도 4의 성형 금형으로 수지 성형이 완료된 상태의 기판을 개략적으로 나타낸 평면도이다.
도 4와 도 5를 참조하는 워피지 방지용 성형 금형(10)은 복수의 단위 패키지 영역(44)을 하나의 그룹화하여 수지 성형을 진행하기 위한 것으로서, 에폭시 성형 수지가 주입되어 형성되는 봉지부(45)가 각 단위 패키지 영역(44)의 사이마다 단차가 형성되도록 차단벽(12)이 형성되어 있는 구조이다.
여기서, 기판(40)은 복수의 단위 패키지 영역(44)으로 구분되고, 각 단위 패키지 영역(44)에는 반도체 칩(41)이 접착제(42)에 의해 부착되어 있고 도전성 금속선(43)으로 반도체 칩(41)과 기판(40)이 전기적으로 연결되어 있다. 즉, 다이 어태치(die attach) 공정과 와이어 본딩(wire bonding) 공정이 완료된 상태의 기판(40)이다.
이 상태의 기판(40)에 대하여 차단벽(12)이 형성된 성형 금형(10)을 이용하여 수지 성형 공정이 진행된다. 성형 금형(10)은 기판(40)의 상부 가장자리 부분에 접촉되어 내부 공간이 밀폐되도록 내부가 캐버티(cavity;11a,11b,11c)라 하여 움푹 파여져 있는 데, 차단벽(12)에 의해 복수로 분리된다. 내부 공간에 에폭시 성형 수지(EMC;Epoxy Molding Compound)와 같은 수지 봉지재를 주입하여 각각의 반도체 칩(41)과 도전성 금속선(43)을 포함하여 단위 패키지 영역(44)을 봉지하는 봉지부(45)를 형성하게 된다. 특히, 각각의 단위 패키지 영역의 사이에는 소정의 높이를 갖도록 돌출되어 형성된 차단벽(12)가 위치하고 있는 상태에서 진행이 된다. 여기서, 차단벽(12)의 돌출된 높이나 폭은 필요에 따라 조정될 수 있다.
수지 봉지재의 주입이 완료되어 상온으로 냉각되면 경화된 수지 봉지재에 의해 형성된 봉지부(45)는 각 단위 패키지 사이가 움푹 파여져 단차진 부분(46)을 갖게 된다. 이 형태는 수지 봉지재가 경화되어 봉지부(45)가 형성되는 과정에서 수지 봉지재의 내부에 잔존하는 열응력이 각 단위 패키지 영역으로부터 이웃하는 단위 패키지 영역으로 전달되는 것을 차단한다. 결국, 각 단위 패키지 영역을 하나의 그룹화하여 봉지할 때 열응력이 가장자리 쪽으로 전달되어 집중되는 것을 방지하여 경화과정에서 기판과의 열적 특성 차이에 의해 워피지가 발생되는 것을 방지한다.
위 실시예에서 나타난 것과 같이 본 발명의 성형 금형은 각 단위 패키지 영역을 봉지할 때 열응력이 가장자리 쪽에 집중되지 않고 전체적으로 분산되도록 하고 있다. 본 발명은 위 실시예에 제한되지 않고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형 실시가 가능하다. 예를 들면, 위의 실시예에서는 차단벽이 각각의 단위 반도체 칩 영역이 구분되도록 각 단위 반도체 칩 영역의 사이마다 위치하도록 형성되어 있지만, 필요에 따라서, 단위 패키지 영역이 복수의 그룹으로 구분되도록 선택적으로 차단벽을 형성하는 것도 가능하다. 아래에 그 실시예를 소개하기로 한다.
도 6은 본 발명에 따른 워피지 방지용 성형 금형의 제 2실시예에 의해 수지 성형 공정이 진행되는 상태를 나타낸 단면도이고, 도 7은 도 6의 성형 금형으로 수지 성형이 완료된 상태의 기판을 개략적으로 나타낸 평면도이다.
도 6과 도 7을 참조하는 제 2실시예의 성형 금형(15)은 16개의 단위 패키지 영역(44)을 4개의 소그룹으로 구분하는 차단벽(17)이 +자 형태로 돌출되어 형성되어 있는 구조로서, 캐버티(16a,16b)에 수지 봉지재가 주입되어 16개의 단위 패키지 영역(44)이 봉지될 때 차단벽(17)에 의해 16개의 단위 패키지 영역(44)이 4개의 소그룹으로 구분되어 그룹과 그룹의 사이에 봉지부 영역(46)에는 단차가 형성되도록 봉지부(45)가 형성된다. 단위 패키지 영역(44)으로 구성되는 소그룹의 사이에 형성되는 봉지부 영역(46)에는 단차가 형성되어 이웃하는 소그룹의 봉지부 영역으로 열응력의 전달을 차단한다.
한 개 그룹의 수지 봉지 면적은 단위 패키지 영역의 수에 좌우되며 생산성 향상을 위해서는 한 개 그룹의 수지 봉지 면적을 최대한으로 하는 것이 바람직하다. 본 발명은 기존과 같이 수지 봉지 면적은 크나 수지 봉지재의 양에 의한 열응력이 집중되지 않고 분산되도록 하여 수지 봉지재의 연속적인 수축량을 감소시킬 수 있다.
이상과 같은 본 발명에 의한 성형 금형에 따르면 두께가 얇은 칩 스케일 패키지, 특히 파인피치 BGA패키지의 제조 공정 중 수지 성형 공정에서 수지 봉지재의 열응력의 집중되는 것을 방지하여 기판과의 열특성 차이를 감소시킴으로써 워피지의 발생을 방지할 수 있어 소잉 공정에서의 규격 변화나 솔더 볼이 기판에 형성된 회로패턴에 정확히 위치에 배열되지 않는 문제점들이 해결될 수 있는 이점(利點)이 있다.

Claims (3)

  1. 복수의 반도체 칩이 실장된 각각의 단위 패키지 영역을 포함하는 기판의 각 단위 패키지 영역을 하나의 구룹화하여 봉지하는 성형 금형으로서, 단위 패키지 영역을 복수의 소그룹으로 구분하도록 차단벽이 형성되어 있는 것을 특징으로 하는 워피지 방지용 성형 금형.
  2. 제 1항에 있어서, 상기 차단벽은 각각의 상기 단위 패키지 영역 모두를 구분하도록 형성되어 있는 것을 특징으로 하는 워피지 방지용 성형 금형.
  3. 제 1항에 있어서, 상기 성형 금형은 파인피치 BGA 패키지용인 것을 특징으로 하는 워피지 방지용 성형 금형.
KR1019980056254A 1998-12-18 1998-12-18 워피지 방지용 성형 금형 KR20000040585A (ko)

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KR1019980056254A KR20000040585A (ko) 1998-12-18 1998-12-18 워피지 방지용 성형 금형

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020035284A (ko) * 2000-11-06 2002-05-11 이중구 칩 스케일 패키지용 스트립
KR100418512B1 (ko) * 2002-03-20 2004-02-14 삼성테크윈 주식회사 반도체 팩키지 몰딩용 금형 및 그 금형의 사용 방법

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KR100418512B1 (ko) * 2002-03-20 2004-02-14 삼성테크윈 주식회사 반도체 팩키지 몰딩용 금형 및 그 금형의 사용 방법

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