KR20000038867A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 부유 게이트 면적을 증가시켜 제어 게이트와의 접합 면을 늘림으로써 커플링 비를 증가시킴으로써 프로그램 효율의 향상 및 셀 크기 조절을 쉽게 할 수 있도록 한 플래쉬 메모리 소자의 제조방법에 관한 것으로서, 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막을 일정한 간격으로 패터닝하는 단계와, 상기 절연막을 포함한 반도체 기판의 전면에 터널링 산화막 및 제 1 도전층을 차례로 형성하는 단계와, 상기 제 1 도전층 및 터널링 산화막을 선택적으로 제거하여 상기 절연막의 사이에 부유 게이트를 형성하는 단계와, 상기 부유 게이트를 포함한 전면에 유전막 및 제 2 도전층을 차례를 형성하는 단계와, 상기 제 2 도전층 및 유전막을 선택적으로 제거하여 상기 부유 게이트와 수직한 방향으로 제어 게이트를 형성하는 단계와, 상기 제어 게이트 및 부유 게이트 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로서, 특히 프로그램 효율을 증대시키는데 적당한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 플래쉬 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 터널링 산화막(Tunneling Oxide)(12)을 형성하고, 상기 터널링 산화막(12)상에 부유 게이트용 제 1 폴리 실리콘층을 형성한다.
이어, 상기 제 1 폴리 실리콘층을 선택적으로 제거하여 일방향을 일정한 간격을 갖는 부유 게이트(13)를 형성한다.
도 1b에 도시한 바와 같이, 상기 부유 게이트(13)의 표면에 인터 폴리 유전막(14)을 형성하고, 상기 인터 폴리 유전막(14)을 포함한 반도체 기판(11)의 전면에 제어 게이트용 제 2 폴리 실리콘층(15)을 형성한다.
도 1c에 도시한 바와 같이, 상기 제 2 폴리 실리콘층(15), 인터 폴리 유전막(14)을 선택적으로 제거하여 제어 게이트(15a)를 형성한다.
여기서 상기 제어 게이트(15a)는 상기 부유 게이트(13)와 수직한 방향으로 형성하고, 상기 제어 게이트(15a)를 형성할 때 제어 게이트(15a)와 수직한 방향으로 형성된 부유 게이트(13)도 선택적으로 제거하여 매트릭스 형태를 갖는 부유 게이트(13)를 형성한다.
도 1d에 도시한 바와 같이, 상기 제어 게이트(15a) 및 부유 게이트(13)를 포함한 반도체 기판(11)의 전면에 포토레지스트(16)를 도포한 후, 노광 및 현상공정으로 포토레지스트(16)를 패터닝하여 소오스(Source)영역을 정의한다.
이어, 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 n형 불순물 이온을 주입하여 노출된 반도체 기판(11)의 표면내에 저농도 불순물 영역(17)을 형성한다.
도 1e에 도시한 바와 같이, 상기 포토레지스트(16)를 제거하고, 상기 반도체 기판(11)의 전면에 절연막을 형성한 후, 에치백공정을 실시하여 상기 제어 게이트(15a)와 부유 게이트(13)의 양측면에 절연막 측벽(18)을 형성한다.
이어, 상기 절연막 측벽(18) 및 제어 게이트(15a) 그리고 부유 게이트(13)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 고농도 n형 불순물 이온을 주입하여 상기 반도체 기판(11)의 표면내에 고농도 불순물 영역(19)을 형성한다.
여기서 상기 저농도 불순물 영역(17)과 고농도 불순물 영역(19)은 비대칭 구조를 갖는 소오스/드레인 불순물 영역이다.
상기와 같이 형성된 종래의 스택 게이트 플래쉬 메모리 소자의 동작을 설명하면 다음과 같다.
먼저, 프로그래밍은 채널(Channel)에서 만들어진 고온 열전자(Hot Electron)를 부유 게이트(13)에 주입함으로써 이루어진다.
이때 부유 게이트(13)에 주입된 전자들로 인하여 셀의 문턱전압(Threshold Voltage)은 높아지게 된다.
프로그램 효율은 주로 부유 게이트(13)에 유도되는 전압에 크게 좌우된다.
따라서 제어 게이트(15a) 인가전압에 대한 부유 게이트(13)의 유도 전압의 비(Ratio)인 커플링 비(Coupling Ratio)가 클수록 프로그램 효율은 향상된다.
한편, 종래의 스택 게이트 셀의 소거(Erase)는 부유 게이트(13)에서 소오스로의 전자를 빼내는 과정이다.
즉, 부유 게이트(13)로부터 전자가 빠져나감으로써 문턱 전압이 낮아진다. 부유 게이트(13)에서 소오스로의 전자 이동은 F-N 터널링(Fowler-Nordheim Tunneling) 메커니즘을 이용한다.
따라서 이 소거가 가능하기 위해서, 또는 소거 효율이 좋은 셀의 제조를 위해서는 인터 폴리 유전막(14)의 두께가 얇아져야 하며, 이를 위해 얇은 터널링 산확막(12)을 사용한다.
그러나 상기와 같은 종래의 플래쉬 메모리 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 스택 게이트 플래쉬 메모리 셀은 프로그램 효율 증대를 위하여 제어 게이트에 걸리는 전압에 대한 부유 게이트에 걸리는 전압(커플링 비)을 증가시켜야 하는데 부유 게이트와 제어 게이트 사이의 접합 면이 작고, 소거 동작을 위하여 요구되는 터널링 산화막으로 인해 커플링 비가 감소되기 때문에 프로그램 효율이 감소한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 부유 게이트 면적을 증가시켜 제어 게이트와의 접합 면을 늘림으로써 커플링 비를 증가시킴으로써 프로그램 효율의 향상 및 셀 크기 조절을 쉽게 할 수 있도록 한 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : HLD막
23 : 터널링 산화막 24a : 부유 게이트
25 : 인터 폴리 유전막 26a : 제어 게이트
27 : 포토레지스트 28 : 저농도 불순물 영역
29 : 절연막 측벽 30 : 고농도 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막을 일정한 간격으로 패터닝하는 단계와, 상기 절연막을 포함한 반도체 기판의 전면에 터널링 산화막 및 제 1 도전층을 차례로 형성하는 단계와, 상기 제 1 도전층 및 터널링 산화막을 선택적으로 제거하여 상기 절연막의 사이에 부유 게이트를 형성하는 단계와, 상기 부유 게이트를 포함한 전면에 유전막 및 제 2 도전층을 차례를 형성하는 단계와, 상기 제 2 도전층 및 유전막을 선택적으로 제거하여 상기 부유 게이트와 수직한 방향으로 제어 게이트를 형성하는 단계와, 상기 제어 게이트 및 부유 게이트 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래쉬 메모리 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 HLD막(22)을 형성하고, 사진석판술 및 식각공정으로 일정한 간격을 갖도록 상기 HLD막(22)을 패터닝(Patterning)한다.
이어, 상기 패터닝된 HLD막(22)을 포함한 반도체 기판(21)의 전면에 터널링 산화막(23)을 형성하고, 상기 터널링 산화막(23)상에 부유 게이트용 제 1 폴리 실리콘층(24)을 형성한다.
도 2b에 도시한 바와 같이, 상기 HLD막(22)을 에칭 앤드 포인트로하여 상기 제 1 폴리 실리콘층(24)과 터널링 산화막(23)에 에치백공정을 실시하여 상기 HLD막(22)사이에 측벽(Side Wall) 형태의 부유 게이트(24a)를 형성한다.
도 2c에 도시한 바와 같이, 상기 부유 게이트(24a)를 포함한 반도체 기판(21)의 전면에 인터 폴리 유전막(25)을 형성하고, 상기 인터 폴리 유전막(25)상에 제어 게이트용 제 2 폴리 실리콘층(26)을 형성한다.
도 2d에 도시한 바와 같이, 상기 제 2 폴리 실리콘층(26)과 인터 폴리 유전막(25)을 선택적으로 제거하여 상기 부유 게이트(24a)와 수직한 방향으로 제어 게이트(26a)를 형성한다.
여기서 상기 제어 게이트(26a)는 상기 부유 게이트(24a)와 수직한 방향으로 형성하고, 상기 제어 게이트(26a)를 형성할 때 제어 게이트(26a)와 수직한 방향으로 형성된 부유 게이트(24a)도 선택적으로 제거하여 매트릭스 형태를 갖는 부유 게이트(26a)를 형성한다
한편, 상기 제어 게이트(26a)를 형성할 때 상기 HLD막(22)도 함께 제거한다.
이어, 상기 반도체 기판(21)의 전면에 포토레지스트(27)를 도포한 후, 노광 및 현상공정으로 포토레지스트(27)를 패터닝하여 소오스영역을 정의한다.
그리고 상기 패터닝된 포토레지스트(27)를 마스크로 이용하여 상기 반도체 기판(21)의 전면에 저농도 불순물 이온을 주입하여 노출된 반도체 기판(21)의 표면내에 저농도 불순물 영역(28)을 형성한다.
도 2e에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 절연막을 형성한 후, 에치백공정을 실시하여 상기 제어 게이트(26a)와 부유 게이트(24a)의 양측면에 절연막 측벽(29)을 형성한다.
이어, 상기 제어 게이트(26a)와 부유 게이트(24a) 그리고 절연막 측벽(29)을 마스크로 이용하여 상기 반도체 기판(21)의 전면에 고농도 n형 불순물 이온을 주입하여 상기 제어 게이트(26a) 양측의 반도체 기판(21) 표면내에 고농도 불순물 영역(30)을 형성한다.
여기서 상기 저농도 불순물 영역(28)과 고농도 불순물 영역(30)은 비대칭 구조를 갖는 소오스/드레인 불순물 영역이다.
상기와 같이 형성된 본 발명에 의한 플래쉬 메모리 셀의 프로그램 및 소거 방식은 종래의 스택 게이트에서의 방식과 동일한 방식을 채택하고 있으나 프로그램 특성을 향상시킨다.
일반적으로 프로그램 방식은 제어 게이트(26a)와 드레인에 고전압을 인가하여 채널에서 발생된 고온 열전자를 부유 게이트(24a)로 주입하는 방식을 채택하고 있다.
이때 고온 열전자의 발생은 부유 게이트(24a)에 걸리는 전압, 즉 커플링 비에 의해 조절이 되는데 부유 게이트(24a)에 많은 전압이 걸릴수록 열전자가 많이 발생되고 이들을 부유 게이트로 주입하는 것이 쉽게 된다.
따라서 본 발명에서는 종래의 스택 게이트 셀에서 평면으로 형성되는 부유 게이트(24a)와 제어 게이트(26a) 사이를 HLD막(22)을 이용하여 부유 게이트 모양으로 형성함으로써 부유 게이트(24a)와 제어 게이트(26a) 사이의 접합 면적을 증가시켜 커플링 비를 높이는 효과를 가져와 셀의 프로그램 효율을 증가시키고, 프로그램 속도를 향상시킨다.
또한, 플래쉬 메모리 셀의 소거 방식은 소오스쪽의 정션으로 터널링 산화막(23)을 통하여 F-N 터널링 메커니즘으로 이루어진다.
본 발명에서는 두 개의 셀이 마주 보는 모양을 하고 있어 마주 보는 두 셀과 연결된 모든 셀들은 동시에 소거되어진다.
이상에서와 같이 본 발명에 의한 플래쉬 메모리 소자의 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 부유 게이트 형성시 HLD를 사용하여 부유 게이트 면적을 증가시킴으로써 제어 게이트와의 접합 면적이 증가되어 프로그램을 하기 위하여 제어 게이트에 인가되는 고전압이 부유 게이트에 걸리는 전압 즉, 커플링 비를 증가시킴으로써 프로그램 효율 및 프로그램 속도를 향상시킬 수 있다.
둘째, 부유 게이트 형성시 HLD를 이용하여 측벽 형태로 형성함으로써 단차 및 셀 크기 조절이 용이하다.
셋째, 두 개의 셀이 마주보는 모양으로 되어 있는데 이는 소거를 위한 소오스 영역을 공유케함으로써 셀 간의 격리를 위한 영역을 줄이는 역할을하여 셀 크기를 줄일 수 있다.
Claims (3)
- 반도체 기판상에 절연막을 형성하는 단계;상기 절연막을 일정한 간격으로 패터닝하는 단계;상기 절연막을 포함한 반도체 기판의 전면에 터널링 산화막 및 제 1 도전층을 차례로 형성하는 단계;상기 제 1 도전층 및 터널링 산화막을 선택적으로 제거하여 상기 절연막의 사이에 부유 게이트를 형성하는 단계;상기 부유 게이트를 포함한 전면에 유전막 및 제 2 도전층을 차례를 형성하는 단계;상기 제 2 도전층 및 유전막을 선택적으로 제거하여 상기 부유 게이트와 수직한 방향으로 제어 게이트를 형성하는 단계;상기 제어 게이트 및 부유 게이트 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 절연막은 HLD막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 절연막을 에칭 앤드 포인트로하여 상기 제 1 도전층과 터널링 산화막에 에치백공정을 실시하여 상기 절연막사이에 측벽 형태의 부유 게이트를 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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1998
- 1998-12-09 KR KR1019980053998A patent/KR20000038867A/ko not_active Application Discontinuation
Cited By (2)
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| US7432159B2 (en) | 2004-10-13 | 2008-10-07 | Samsung Electronics Co., Ltd. | Electrically erasable programmable read-only memory (EEPROM) device and methods of fabricating the same |
| US7589376B2 (en) | 2004-10-13 | 2009-09-15 | Samsung Electronics Co., Ltd. | Electrically erasable programmable read-only memory (EEPROM) device and methods of fabricating the same |
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