KR20000034229A - 에이티엠 셀의 인터리빙 방법 - Google Patents

Abstract

비동기 전송 모드(Asynchronous Transmission Mode ; 이하, ATM이라 약칭함)에 있어서, 특히 ATM 셀 전송시 열악한 전송 환경에서도 셀 손실율 및 전송 지연을 줄일 수 있도록 ATM 셀 헤더를 셀 단위로 연속 인터리빙하는 방법에 관한 것으로, a).ATM 셀 헤더의 병렬 데이터를 저장한 후 직렬 데이터로 변환하는 단계와, b).상기 ATM 셀 헤더 이외의 일부 병렬 데이터 8비트 중에서 7비트를 상기 변환된 직렬 데이터 1비트와 합하여, 이에 따라 생성된 8비트 병렬 데이터를 순차적으로 출력하는 단계와, c).상기 b)단계에서 상기 병렬 데이터 8비트 중 상기 합해진 7비트를 제외한 나머지 1비트들을 모아서 8비트의 병렬 데이터로 저장하는 단계와, d).상기 b)단계가 완료됨에 따라, a), b), c)단계에서 사용되지 않은 ATM 셀의 데이터를 8비트씩 순차적으로 출력하는 단계와, e).상기 d)단계가 완료됨에 따라, 상기 c)단계에서 저장된 병렬 데이터를 출력하는 단계로 이루어지는 ATM 셀의 인터리빙 방법에 관한 것이다.

Description

에이티엠 셀의 인터리빙 방법

본 발명은 ATM에 관한 것으로서, 특히 ATM 셀 전송시 열악한 전송 환경에서도 셀 손실율 및 전송 지연을 줄일 수 있도록 ATM 셀 헤더를 셀 단위로 연속 인터리빙하는 방법에 관한 것이다.

일반적으로 ATM 셀 손실율을 개선하기 위한 방법에는, ATM 셀 전송시 패리티 셀(Parity Cell) 및 셀 손실 검사용 셀을 추가하여 오류가 발생한 셀을 정정하는 순방향 에러 정정(FEC:Forward Error Correction) 코딩을 이용하는 방법이 있다.

또한, ATM 셀 헤더에 포함된 1바이트(Byte)의 헤더 오류 제어(Header Error Control ; 이하, HEC라 약칭함)에 씨알씨-16(CRC-16:Cyclic Redundancy Check-16) 비트를 추가하여 2비트의 HEC를 사용하는 방법이 있다.

그 밖에 방법에는, 블록 단위로 ATM 셀 헤더를 인터리빙하는 방법이 있으나, 이는 ATM 셀을 전송할 때 셀 헤더에 버스트 에러(Burst Error)가 발생하면 셀 손실율 증가에 따른 재전송 요구가 많아지므로 여러 가지 개선 방법이 제안되었고, 그 중 하나가 10비트 간격으로 ATM 셀 헤더를 인터리빙하는 셀 단위 인터리빙 방법이다.

도 1 은 종래 기술에 따른 ATM 셀 헤더를 셀 단위로 인터리빙하는 절차를 나타낸 도면이다.

도 1 을 참조하여 종래 기술에 따른 셀 단위 인터리빙 방법을 간략하게 설명하면, ATM 셀 헤더를 10비트 간격으로 인터리빙하는 셀 단위 인터리빙을 위한 구성으로, 1바이트의 HEC를 포함한 5바이트의 헤더와 48바이트의 정보 필드로 이루어진 총 53바이트의 ATM 셀(1)을 셀 단위로 53바이트 버퍼(2)에 읽어 들여 컨버터(3)를 경유함으로써 인터리빙된다.

다시 말하자면, 53바이트 버퍼(2)는 53바이트 ATM 셀(1)을 모두 읽어 들여, 그 중에서 5바이트의 헤더 부분과 48바이트의 정보 필드 부분별로 컨버터(3)를 통해 10비트 간격으로 1비트씩 재배열한 후 전송함으로써, 인터리빙된 ATM 셀(4)을 생성하게 된다.

이와 같이 종래 기술에 따른 ATM 셀 헤더를 셀 단위로 인터리빙하는 절차를 이용하면, 비트 에러율이 10^-3이하의 열악한 전송 환경에서 ATM 셀 헤더를 분산시켜 전송함으로써 상당한 셀 손실율 개선을 가져오지만, 53바이트의 ATM 셀을 모두 읽어 들인 후 헤더를 인터리빙하게 되므로, 전송시 최소한 1개의 53바이트 ATM 셀만큼의 전송 지연이 생기게 된다는 문제점이 있다.

본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 열악한 전송 환경에서 셀 손실율이 적고, 또한 ATM 셀 전송시 전송 지연을 개선할 수 있도록 셀 단위로 연속 인터리빙하는 방법을 제공하기 위한 것이다.

이상과 같은 목적을 달성하기 위한 본 발명의 특징에 따르는 ATM 셀의 인터리빙 방법이, a).ATM 셀 헤더의 병렬 데이터를 저장한 후 직렬 데이터로 변환하는 단계와, b).상기 ATM 셀 헤더 이외의 일부 병렬 데이터 8비트 중에서 7비트를 상기 변환된 직렬 데이터 1비트와 합하여, 이에 따라 생성된 8비트 병렬 데이터를 순차적으로 출력하는 단계와, c).상기 b)단계에서 상기 병렬 데이터 8비트 중 상기 합해진 7비트를 제외한 나머지 1비트들을 모아서 8비트의 병렬 데이터로 저장하는 단계와, d).상기 b)단계가 완료됨에 따라, a), b), c)단계에서 사용되지 않은 ATM 셀의 데이터를 8비트씩 순차적으로 출력하는 단계와, e).상기 d)단계가 완료됨에 따라, 상기 c)단계에서 저장된 병렬 데이터를 출력하는 단계로 이루어진다.

바람직하게는, 상기 ATM 셀의 인터리빙 방법에서, 하나의 ATM 셀을 모두 인터리빙하는데 사용되는 카운트수는 상기 ATM 셀을 구성하는 비트수만큼의 카운트수에, 상기 ATM 셀의 헤더를 구성하는 비트수만큼의 카운트수를 더 사용한다. 보다 정확하게는, 하나의 ATM 셀을 모두 인터리빙하는데 비트당 카운트수는 0부터 464까지이며, 그 중 상기 ATM 셀의 헤더를 저장하기 위해 0부터 40까지 카운트하고, 상기 ATM 셀 헤더를 포함한 상기 하나의 ATM 셀을 인터리브하여 연속 전송하기 위해 41부터 464까지 카운트하게 된다.

또한, 상기 b)단계는, 상기 ATM 셀 헤더를 제외한 나머지 일부 40바이트(=320비트) ATM 셀의 각 바이트당 7비트를 상기 변환된 40비트 ATM 셀 헤더의 각 1비트와 합하여, 이에 따라 생성된 8비트 병렬 데이터를 순차적으로 출력하고, 상기 d)단계는, 상기 a),b),c)단계에서 사용된 ATM 셀 헤더 5바이트와 상기 ATM 셀 40바이트를 제외한 8바이트를 8비트씩 순차적으로 출력하고, 상기 마지막 e)단계는, 상기 c)단계에서 저장된 5바이트의 병렬 데이터를 8비트씩 순차적으로 출력하게 된다.

도 1 은 종래 기술에 따른 ATM 셀 헤더를 셀 단위로 인터리빙하는 절차를 나타낸 도면.

도 2 는 본 발명에 따른 ATM 셀 헤더를 셀 단위로 연속 인터리빙하는 절차를 나타낸 도면.

*도면의 주요부분에 대한 부호의 설명*

20 : 제1버퍼부 30 : 직렬 변환부(Parallel-to-Serial Converter)

40 : 출력 제어부 50 : 병렬 변환부(Serial-to-Parallel Converter)

60 : 제2버퍼부

이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.

도 2 는 본 발명에 따른 ATM 셀 헤더를 셀 단위로 연속 인터리빙하는 절차를 나타낸 도면이다.

도 2 를 효과적으로 설명하기 위해 출력 제어부(Output Controller)(40)로 입력되는 4개의 데이터 라인을 도시된 바와 같이 각각 ⓐ,ⓑ,ⓒ,ⓓ로 정의하여 설명한다.

도 2 를 참조하면, ⓐ에는 53바이트의 ATM 셀(10)에서 5바이트의 셀 헤더를 인터리빙할 때, 헤더 5바이트만 선입선출(FIFO:First In First Out)하는 제1버퍼부(20)와, 제1버퍼부(20)에서 선입선출(FIFO)에 의해 출력된 헤더 5바이트(40비트)를 1비트씩 순차적으로 내보내는 직렬 변환부(Parallel-to-Serial Converter)(30)가 있다.

ⓑ로는 5바이트 셀 헤더를 제외한 나머지 정보 필드의 48바이트에서 각 바이트(8비트)의 전측 7비트를 출력 제어부(40)로 보내며, ⓒ로는 정보 필드의 48바이트에서 ⓑ를 통해 출력 제어부(40)로 보내지는 전측 7비트를 제외한 나머지, 즉 각 바이트(8비트)의 후측 1비트를 출력 제어부(40)로 보낸다. 이 때는 정보 필드의 48바이트 중에서 40바이트(a1∼a40)까지 ⓑ와 ⓒ를 통해 출력 제어부(40)에 전달하며, 4개의 데이터 라인 중 나머지 ⓓ를 통해 40바이트(a1∼a40)를 제외한 정보 필드의 나머지 8바이트를 출력 제어부(40)에 전달한다.

따라서, ⓒ에는 8비트씩 들어오는 병렬 데이터 중 각 바이트의 8번째 1비트들만을 모아서 8비트의 병렬 데이터로 변환하여 내보내는 병렬 변환부(Serial-to-Parallel Converter)(50)와, 병렬 변환부(50)의 병렬 데이터를 저장한 후 입력된 순서에 따라 내보내는 제2버퍼부(60)가 있다.

출력 제어부(40)는 비트수를 카운팅하여 미리 정해진 순서대로 셀을 출력하게 되는데, 이 같은 출력 제어부(40)의 동작 알고리즘은 다음과 같다.

Port(outcell(8:0):out;ⓐ,ⓑ(7:0),ⓒ(8:0),ⓓ(8:0) :in;)BeginProcess(cnt) -- cnt = 0 TO 464 bit integer CounterBeginif(41≤cnt≤360)then -- 상위 6바이트째부터 45바이트까지outcell(8:0) ＜= ⓐ+ⓑ(7:0);if(361≤cnt≤424)thenoutcell(8:0) ＜= ⓓ(8:0);if(425≤cnt≤464)thenoutcell(8:0) ＜= ⓒ(8:0);end if;end process;end;

이 같은 출력 제어부(40)의 동작 알고리즘을 간단히 설명하자면, 내부의 카운터(cnt)는 셀의 총 비트수가 424비트(53바이트)이지만, ATM 셀의 40비트(5바이트) 셀 헤더를 제1버퍼부(20)에 저장하는 동안의 카운트를 고려해서 0부터 464까지 카운트하게 된다. 카운트가 끝나면 ATM 셀에 대한 연속 인터리빙 절차가 완료되며, 결과적으로 상기한 알고리즘에 의해 5바이트(카운트425에서 464까지)만큼의 전송 지연이 생기게 된다.

순차적으로 입력되는 53바이트의 8비트 병렬 ATM 셀(10)에 대해, 상기한 구성에 따라 셀 단위 연속 인터리빙 절차를 보다 상세하게 설명한다.

ⓐ,ⓑ,ⓒ,ⓓ 데이터 라인 중에서, ⓐ로는 5바이트의 셀 헤더가 8비트 병렬 데이터로 제1버퍼부(20)에 저장된 후 저장된 순서에 따라 직렬 변환부(30)에 전달된다. 또한 직렬 변환부(30)는 ATM 셀의 헤더 5바이트에 대해 아래와 같은 40비트의 직렬 데이터를 만들어낸다.

40

··············

4

3

2

1

53바이트 ATM 셀(10)의 헤더 5바이트를 40비트 직렬 데이터로 변환하여 출력 제어부(40)에 전달하고 남은 나머지 48바이트 중에서 40바이트(a1∼a40)는 ⓑ,ⓒ를 통해 출력 제어부(40)에 전달되며, 8바이트는 ⓓ를 통해 출력 제어부(40)에 전달된다.

이에 대해, 40바이트(a1∼a40)의 8비트 병렬 데이터에서 아래와 같이 전측 7비트들을 ⓑ를 통해 출력 제어부(40)에 보내고, 동시에 나머지 후측 병렬 데이터 1비트들을 모아 병렬 변환부(50)에서 병렬 데이터로 변환한 후 제2버퍼부(60)에 순차적으로 저장하게 된다.

여기서, 출력 제어부(40)는 ⓐ의 직렬 데이터의 1비트와 ⓑ의 병렬 데이터의 7비트로부터 8비트의 병렬 데이터를 내보낸다. 그러므로 53바이트의 ATM 셀(10) 중에서 셀 헤더 5바이트를 포함한 총 45바이트가 먼저 인터리빙 절차를 거치게 되어, 40바이트가 먼저 인터리빙되며, ⓒ의 제2버퍼부(60)에 저장된 5바이트와, 정보 필드의 8바이트가 남게 된다.

53바이트의 ATM 셀(10) 중에서 정보 필드의 나머지 8바이트는 마지막 데이터 라인인 ⓓ를 통해 출력 제어부(40)에 전달되는데, 이 때 출력 제어부(40)는 ⓐ와 ⓑ를 끊고 ⓓ를 통하는 8바이트의 데이터만을 내보낸다.

또한, 출력 제어부(40)는 이와 같이 53바이트의 ATM 셀(10) 중에서 정보 필드의 나머지 8바이트를 내보낸 후에는 ⓓ를 끊고 ⓒ의 제2버퍼부(60)에 저장된 5바이트의 데이터를 8비트 병렬 데이터로 내보냄으로써, 인터리빙된 53바이트 ATM 셀(70)을 생성하게 된다.

이상의 설명에서와 같은 본 발명은 53바이트 ATM 셀 중에서 셀 헤더 5바이트를 버퍼에 저장한 후에는 4개의 데이터 라인을 통해 53바이트의 데이터를 끊김없이 연속 출력하므로, ATM 셀 헤더의 5바이트만큼의 전송 지연만 생기게 된다.

그러므로, 최소한 1개의 53바이트 ATM 셀만큼의 전송 지연이 생기는 종래의 인터리빙 절차에 비해 현저하게 전송 지연이 감소된다는 효과가 있다.

Claims (3)

1. a).ATM 셀 헤더의 병렬 데이터를 저장한 후 직렬 데이터로 변환하는 단계와;

   b).상기 ATM 셀 헤더 이외의 일부 병렬 데이터 8비트 중에서 7비트를 상기 변환된 직렬 데이터 1비트와 합하여, 이에 따라 생성된 8비트 병렬 데이터를 순차적으로 출력하는 단계와;

   c).상기 b)단계에서 상기 병렬 데이터 8비트 중 상기 합해진 7비트를 제외한 나머지 1비트들을 모아서 8비트의 병렬 데이터로 저장하는 단계와;

   d).상기 b)단계가 완료됨에 따라, a), b), c)단계에서 사용되지 않은 ATM 셀의 데이터를 8비트씩 순차적으로 출력하는 단계와;

   e).상기 d)단계가 완료됨에 따라, 상기 c)단계에서 저장된 병렬 데이터를 출력하는 단계로 이루어지는 것을 특징으로 하는 ATM 셀의 인터리빙 방법.
2. 제 1 항에 있어서, 상기 ATM 셀의 인터리빙 방법에서, 하나의 ATM 셀을 모두 인터리빙하는데 사용되는 카운트수는 상기 ATM 셀을 구성하는 비트수만큼의 카운트수에, 상기 ATM 셀의 헤더를 구성하는 비트수만큼의 카운트수를 더 사용하는 것을 특징으로 하는 ATM 셀의 인터리빙 방법.
3. 제 1 항에 있어서, 상기 e)단계는, 상기c)단계에서 저장된 5바이트의 병렬데이터를 8비트씩 순차적으로 출력하는 것을 특징으로 하는 ATM 셀의 인터리빙 방법.