JPH07183887A - Ａｔｍアダプテーション装置およびｃｒｃ符号生成回路 - Google Patents

Abstract

(57)【要約】 【目的】ＡＴＭアダプテーション装置において、ＡＴＭ
アダプテーションレイヤフレームに対する巡回冗長検査
符号の生成を容易にすることを目的とする。 【構成】巡回冗長検査符号生成回路２と、受信ＡＴＭセ
ルを一時蓄積するＦＩＦＯメモリ３と、ＡＴＭセルの宛
先ごとに用意されたフレーム組立用のバッファ４と、プ
ロセッサ１とをバスで相互接続する。ＦＩＦＯメモリ３
から各セルのヘッダ部を読み出す時点で、同一宛先の前
セルまでのＣＲＣ値をＣＲＣ符号生成回路２に設定し、
ＦＩＦＯメモリ３から上記セルの情報フィールド部分を
フレーム組立バッファ４へ転送するとき、同時にＣＲＣ
符号生成回路２でその時点までのＣＲＣ値が生成し、こ
れをフレーム組立バッファ４に記憶しておく。 【効果】少ないハード量で巡回冗長検査符号の生成と照
合処理を迅速に実行できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭ(Asynchronous
Transfer Mode)アダプテーション装置に関し、更に詳し
くは、ＡＴＭセルリアセンブル時のＡＡＬ(ATM Adaptat
ion Layer)レベルの巡回冗長検査（以下、ＣＲＣと略
す）符号の生成回路に関する。

【０００２】

【従来の技術】通信回線、特にＣＲＣ符号検査対象デー
タが連続的に到着するような通信回線に接続されるシス
テムとして、例えば、日立ＨＤ６４５３０ＬＡＰＤコン
トローラユーザーズマニュアルの図１−２システム構成
例(P6)に記載されているように、物理レイヤ回線終端デ
バイスに接続されたデータリンクレイヤ終端デバイス
と、送受信データや各種制御パラメータを記憶している
外部メモリと、プロセッサとをバスで相互接続し、デー
タリンクレイヤ終端デバイスでデータリンクレベルのＣ
ＲＣ符号生成と照合処理を行うようにした方式のものが
知られている。

【０００３】

【発明が解決しようとする課題】然るに、ＡＴＭ(Async
hronous Transfer Mode)アダプテ−ション装置において
は、ＡＴＭ回線側から入力されるデータ（フレーム）
は、固定長の幾つかのＡＴＭセル（以下、単にセルとい
う）に分割され、他の宛先データのセルと互いに入れ子
状態となって到着する。そのため、上述した従来システ
ム方式と同様の方式で各入力データ毎のＣＲＣ符号を生
成しようとすると、各宛先データ毎にＣＲＣ符号生成回
路を用意する必要があり、ハード量が増大してしまう。
このようなハード量の増大を抑えるために、例えば、各
宛先毎に入力セルをＡＡＬレベルのフレームに組み立て
た後、共用のＣＲＣ符号生成回路で一括してＣＲＣ符号
生成および照合処理を行うようにした場合、プロセッサ
の負荷に偏りが生じる。

【０００４】また、ＣＲＣ符号の生成処理には、並列デ
ータを入力とするＣＲＣ符号生成回路が適用されるが、
この回路は、生成すべきＣＲＣ符号のビット数と並列入
力されるデータビット数の増加に伴って排他的論理和の
論理ゲート数が増加し、回路規模が大型化する。これを
避けるために、例えば、ＣＲＣ符号生成回路の並列入力
データ幅を外部データバス幅よりも小さくすると、この
回路へのデータ書き込み動作回数が増え、ＣＲＣ符号生
成処理に時間がかかるという問題がある。

【０００５】本発明の目的は、ＡＴＭセルから組み立て
られたデータのＣＲＣ符号生成処理をハードウエア量の
増加を抑えて実現できるＡＴＭアダプテーション装置、
およびＣＲＣ符号生成回路を提供することにある。

【０００６】本発明の他の目的は、ＡＴＭセルから組み
立てられたデータフレームについてのＣＲＣ符号生成と
照合の所要時間を短縮できるＡＴＭアダプテーション装
置、およびＣＲＣ符号生成回路を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、ＣＲＣ符号生成回路と制御用のプロセ
ッサとバッファメモリとをバス（プロセッサバス）で相
互接続し、上記プロセッサからＣＲＣ符号生成回路にＣ
ＲＣ符号演算のための初期値（既生成ＣＲＣ符号を含
む）を任意に設定できるようにしたことを特徴とする。

【０００８】また、本発明では、上記バッファメモリに
ＡＴＭセルの宛先毎に設けられたデータフレーム組立て
用バッファエリア、またはこれに対応するバッファエリ
アに、現在組立て途中にあるデータフレームについての
既に生成済のＣＲＣ符号を記憶しておき、新たに受信さ
れたＡＴＭセルを該当するデータフレーム組立て用バッ
ファエリアに蓄積する時、既生成済のＣＲＣ符号を初期
値として、ＣＲＣ符号生成回路が上記受信ＡＴＭセルに
ついてＣＲＣ符号演算を実行し、演算結果を上記バッフ
ァメモリ記憶しておくことを特徴とする。

【０００９】本発明によるＡＴＭアダプテーション装置
における制御手順は、例えば、受信セルが一時的に蓄積
されるＦＩＦＯからＡＴＭセルのヘッダ部を取り出した
時点で、そのヘッダ部に含まれている宛先情報と対応す
る生成済のＣＲＣ符号をバッファメモリから読み出し、
ＣＲＣ符号生成回路に初期値として設定する。ただし、
取り出されたセルがＡＡＬで組み立てられるデータフレ
ームの先頭セルの場合は、ＣＲＣ符号生成回路を初期化
する。次に、ＦＩＦＯから上記ＡＴＭセルの情報フィー
ルドを取り出してフレーム組立用のバッファエリアに転
送する時、情報フィールドをＣＲＣ符号生成回路に供給
し、ＣＲＣ符号を生成する。ＣＲＣ符号の生成値は宛先
と対応するバッファへ格納しておく。

【００１０】本発明のＣＲＣ符号生成回路は、外部デー
タバス（プロセッサバス）から並列入力されたＣＲＣ演
算対象データをセレクタによってデータ幅の小さい並列
データに分割し、内部演算回路が、外部データバス幅よ
りも大きいデータ幅をもつ既生成済のＣＲＣ符号と、上
記セレクタから順次に供給されるデータ幅の小さいＣＲ
Ｃ演算対象データとによってＣＲＣ符号を演算するよう
にしたことを特徴とする。

【００１１】

【作用】本発明によれば、プロセッサからＣＲＣ符号生
成回路にＣＲＣ演算のための初期値を任意に設定できる
ため、宛先の異なる複数のデータフレームに対して１つ
のＣＲＣ符号生成回路でＣＲＣ符号を生成でき、ハード
ウエアを簡単にすることができる。また、ＦＩＦＯメモ
リから受信セルをＦＩＦＯメモリから組立てバッファに
転送する時、このセルについてのＣＲＣ符号の生成処理
を同時に行うことができるため、組立てバッファでデー
タフレームの組立が完了してから１フレーム分のＣＲＣ
演算を一括して実行する場合に比較して、ＣＲＣ符号生
成のための所要時間を短縮し、データの転送遅延を軽減
できる。

【００１２】また、本発明のＣＲＣ符号生成回路は、演
算部への並列入力データ幅を外部データバス幅よりも小
さくしているため、演算部の回路を小規模化できる。

【００１３】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１４】図２は、ＡＴＭセルのフォーマットを示
す。ＡＴＭセル７は、５３バイトの固定長パケットであ
り、５バイトのヘッダ７１と、４８バイトの情報フィー
ルド７２とから成る。

【００１５】図３は、ＡＡＬタイプ５のＣＰＣＳ−ＰＤ
Ｕ(Common Part ConvergenceSublayer - Protocol Data
Unit)のデータフォーマットを示す。ＣＰＣＳ−ＰＤＵ
８は、可変長の情報フィールド８１と、フレーム全体が
４８バイトの倍数となるように挿入されるパッド８２
と、３２ビットのＣＲＣを含む８バイトのトレイラ８３
とから成り、図２に示したＡＴＭセルの複数セル分の情
報フィールド７２が組み立てられて上記可変長の情報フ
ィールド８１を構成する。

【００１６】図１は、本発明によるＡＴＭアダプテーシ
ョン装置の基本的な構成を示す。１はデータ転送を制御
するためのプロセッサ、２はＣＲＣ符号計算を行うため
のＣＲＣ符号生成回路、３はＡＴＭ回線に接続されたＡ
ＴＭインターフェース、４はＡＴＭ回線から受信された
ＡＴＭセルを一時的に蓄積するためのＦＩＦＯメモリ、
５はプロセッサバス、６はＣＰＣＳ−ＰＤＵ（データフ
レーム）組立用のメモリであり、ＡＴＭセルの宛先毎に
用意された複数のバッファエリアからなる。メモリ６に
おいて、６ａ〜６ｎは宛先毎の組立バッファエリアであ
り、各組立バッファエリアは、組立中のＣＰＣＳ−ＰＤ
Ｕ６１と、組立中のＣＰＣＳ−ＰＤＵ６１に対して生成
済のＣＲＣ符号６２とを蓄積している。

【００１７】上記ＡＴＭアダプテーション装置におい
て、ＡＴＭインターフェース３を介してＦＩＦＯメモリ
４へ取り込まれた入力ＡＴＭセルは、ＡＡＬタイプ５の
ＣＰＣＳ−ＰＤＵを組み立てるために、プロセッサ１に
よって順次に読み出され、セルヘッダに含まれる宛先と
対応したバッファエリア６ｉへ転送される。

【００１８】本発明では、上記バッファエリア６ｉへ転
送時点に、ＡＴＭセルの情報フィールド７２をＣＲＣ符
号生成回路２に送り込み、ＣＲＣ符号生成処理を行う。
このＣＲＣ符号生成処理に先だって、ＦＩＦＯメモリ４
からＡＴＭセルのヘッダ７１を読み出した時、プロセッ
サ１は、入力セルがデータフレームの先頭のものか否か
を判定し、もし入力ＡＴＭセルがデータフレームの先頭
セルの場合は初期値、そうでない場合はバッファエリア
６ｉから取り出した既生成済のＣＲＣ符号６２をＣＲＣ
符号生成回路２に設定する。ＣＲＣ符号生成回路２が生
成したＣＲＣ符号は、既生成済のＣＲＣ符号６２として
該当するバッファエリア６ｉに記憶される。

【００１９】図４に上記動作を実現するためにプロセッ
サ１が実行する処理のフローチャートを示す。まず、Ｆ
ＩＦＯメモリ４からＡＴＭセルのヘッダ部７１を読み出
し（ステップＦ１）、バッファ内に上記セルの宛先と対
応するバッファエリアが既に用意されているか否かをチ
ェックし、これがデータフレームの先頭セルか２番目以
降のセルかを判定する（ステップＦ２）。

【００２０】先頭セルであれば、ＣＲＣ符号生成回路を
初期化し（ステップＦ３）、先頭セルでなければ、宛先
と対応するバッファエリア６ｉに記憶されているすで既
生成済ＣＲＣ符号を読み出してＣＲＣ符号生成回路２へ
設定する（ステップＦ４）。次に、ＦＩＦＯメモリ４か
ら上記セルの情報フィールド部分７２を読み出し、バッ
ファエリア６ｉに転送する（ステップＦ５）。この時、
上記セルの情報フィールド部分７２をＣＲＣ符号生成回
路２にも入力することによって、ＣＲＣ符号の生成処理
を実行させる。

【００２１】１セル分のデータ転送を終了すると、ＣＲ
Ｃ符号生成回路２が生成したＣＲＣ符号を読み出し、こ
れをバッファエリア６ｉに格納しておく（ステップＦ
６）。ただし、入力セルがデータフレームの最終セルの
場合は、セルの最後尾に含まれているＣＰＣＳ−ＰＤＵ
のＣＲＣ部分をＦＩＦＯメモリ４から読み出す前に、Ｃ
ＲＣ生成回路２が生成したＣＲＣ符号を読み取ってお
き、入力セルを最後まで転送した時にバッファエリア６
ｉに蓄積されるＣＰＣＳ−ＰＤＵ内のＣＲＣ符号と比較
することにより、組み立てられたＣＰＣＳ−ＰＤＵにビ
ットエラーのないことを確認する。

【００２２】上記本発明の方式によれば、宛先の異なる
データフレームのＣＲＣ符号生成と照合処理を１つのＣ
ＲＣ符号生成回路で行うことができるため、ＡＴＭアダ
プテーション装置のハード量の増大を抑えることができ
る。また、ＣＲＣ符号生成処理をセルの受信の都度行え
るため、プロセッサの負荷を分散できる。

【００２３】図１に示した例では、組立中のＣＰＣＳ−
ＰＤＵ６１に対応する生成済みＣＲＣ符号６２を、組立
中のＣＰＣＳ−ＰＤＵ６１と同一のバッファエリア内に
格納しているが、ＣＲＣ符号６２をＣＰＣＳ−ＰＤＵ６
１とは別のバッファ領域に保持するようにしてもよい。

【００２４】図５は、ＣＲＣ符号生成回路２の構成の１
例を示すブロック図である。ここでは、生成するＣＲＣ
符号が４ｎビットで、外部データバス（プロセッサバス
５）のビット幅が２ｎビットとする。

【００２５】外部データバスから並列入力されたデータ
がＣＲＣ符号演算の初期値（既生成済のＣＲＣ符号の場
合を含む）の場合、４ｎビットの初期値の上位２ｎビッ
トが、１回目の書き込み動作でラッチ２１に保持され、
下位２ｎビットが２回目の書き込み動作でラッチ２１に
入力される。この時、ラッチ２１に保持されていた上位
２ｎビットと新たに入力された下位２ｎビットとを合わ
せた４ｎビットの初期値が、セレクタ２４を介してラッ
チ２５に転送される。

【００２６】一方、外部データバスからの並列入力デー
タがＣＲＣ符号の演算対象となるデータの場合、１回の
書き込み動作の前半で、２ｎビット並列入力の上位ｎビ
ットのデータがセレクタ２２によってセレクトされ、同
様に、上記書き込み動作の後半で下位ｎビットのデータ
がセレクタ２２によってセレクトされる。セレクタ２２
からの出力データ１０１は、それぞれラッチ２５からの
帰還データ１００と共に演算部２３へ入力される。

【００２７】演算部２３で計算された４ｎビットの出力
データ１０２は、初期入力値か演算部出力値かをセレク
トするためのセレクタ２４を介して、ラッチ２５に転送
される。ラッチ２５から出力される４ｎビットのＣＲＣ
符号は、セレクタ２６で上位または下位２ｎビットが順
次にセレクトされ、出力制御回路２７を介して外部デー
タバスに出力される。

【００２８】なお、ラッチ２１および２５のクロック１
０５、セレクタ２２のセレクト信号１０４、セレクタ２
４のセレクト信号１０６、セレクタ２６のセレクト信号
１０７、出力制御回路２７の出力許可信号１０８、プロ
セッサへのデータアクノリッジ信号１０９は、プロセッ
サから制御信号（アドレス信号を含む）１０３を受ける
内部制御信号生成回路２８において生成される。

【００２９】図６と図７は、上記演算部２３の論理構成
の一例を示す。２３Ａ（図６）は出力データ１０２の上
位データ１０２ａに対する論理、２３Ｂ（図７）は下位
データ１０２ｂに対する論理を示し、この例では、８ビ
ットの並列データ入力に対して３２ビットのＣＲＣ符号
を生成する場合の論理となっている。入力データ１００
および１０１と、出力データ１０２の最上位ビットをそ
れぞれＣ３１、Ｄ７、ＥＸ３１とし、最下位ビットをＣ
０、Ｄ０、ＥＸ０としている。この例では、排他的論理
和ゲートを延べ２２０個必要とするが、１６ビット並列
データ入力とした場合は、延べ４１４個の排他的論理和
ゲートが必要である。セレクタ２２において１６ビット
の並列入力データを８ビットの並列データに変換するこ
とにより、演算部の論理ゲート数を略半減できる。

【００３０】図８は、内部制御信号生成回路２８の構成
を示す。この例では、プロセッサ１から入力される制御
信号１０３として、上位データの有効を示す信号１０３
ａ、下位データの有効を示す信号１０３ｂ、６本のアド
レス信号１０３ｃ、アドレスの有効を示す信号１０３
ｄ、リセット信号１０３ｅ、メインクロック信号１０３
ｆの合計１１の信号を使用している。

【００３１】アドレスデコーダ２８１は、アドレス信号
１０３ｃから、ＣＲＣ符号演算用初期値書き込み動作を
示す信号２００と、ＣＲＣ符号演算用データ書き込み動
作を示す信号２０１と、生成されたＣＲＣ符号の上位デ
ータの読み出し動作を示す信号２０２と、生成されたＣ
ＲＣ符号の下位データの読み出し動作を示す信号２０３
と、セル読み出し動作を示す信号２０４とを生成する。

【００３２】生成されたＣＲＣ符号を外部データバス出
力するために出力制御回路２７に与える出力許可信号１
０８は、ＣＲＣ符号の読み出し動作を示す信号２０６
と、データあるいはアドレスの有効を示す信号２０５と
の論理積をとったものとして生成される。

【００３３】演算部２３への入力データを切り替えるた
めにセレクタ２２へ与えるセレクト信号１０４は、ラッ
チ２５の出力値が保持された後に切り替える必要がある
ため、後述するラッチ用クロック信号１０５をクロック
入力としたラッチの出力信号として生成される。ＣＲＣ
符号生成回路への１回のデータ書き込み動作期間の途中
で、上記セレクト信号１０４を切り替えることによっ
て、この期間中に８ビット並列入力のＣＲＣ符号演算を
２回実行し、データ書き込み動作を２回行う場合に比較
してＣＲＣ符号の生成処理時間を短縮化している。

【００３４】ラッチ２５への入力データとして、ＣＲＣ
符号演算用初期値と演算部２３の出力値との何れか選択
するためにセレクタ２４に与えられるセレクト信号１０
６は、ＣＲＣ符号演算用初期値書き込み動作を示す信号
２００から生成される。

【００３５】ＣＲＣ符号の出力データの上位と下位とを
切り替えるためにセレクタ２６に与えられるセレクト信
号１０７は、ＣＲＣ符号の上位データの読み出し動作を
示す信号２０２から生成される。

【００３６】ラッチ２１およびラッチ２５のクロック信
号１０５は、ラッチ用クロック信号生成部２８２におい
て、アドレスデコーダ２８１からの出力信号と、アドレ
スの有効を示す信号１０３ｄを各種遅延させた信号２０
７〜２１０とから生成される。上記ラッチ用クロック信
号生成部２８２の回路構成の１例を図９に示す。

【００３７】プロセッサへのデータアクノリッジ信号１
０９は、データアクノリッジ信号生成部２８３におい
て、アドレスデコーダ２８１からの出力信号と、アドレ
スの有効を示す信号１０３ｄを遅延させた信号２１１な
どから生成される。上記データアクノリッジ信号生成部
２８３の回路構成の１例を図１０に示す。

【００３８】図１１〜図１４は、内部制御信号生成回路
２８から出力される主要信号のタイミング図を示す。

【００３９】図１１は、ＣＲＣ符号生成用の初期値デー
タを設定する際のタイミング図であり、１１は書き込み
の１サイクルを示す。入力された初期値データは、セレ
クト信号１０６によってセレクトされ、ラッチ信号１０
５の立ち上がりでラッチ部２５に保持される。

【００４０】図１２はフレーム組立用のバッファへＦＩ
ＦＯからセルの情報フィールドを転送する際のタイミン
グ図であり、１２はセルデータを同時にＣＲＣ符号生成
回路にも取り込む動作の１サイクルを示す。セレクト信
号１０４によって、１サイクル中に演算部２３への入力
データが切り替えられ、演算部２３からの出力データ
は、ラッチ信号１０５の立ち上がりでそれぞれ保持され
る。

【００４１】なお、ここに示したＣＲＣ符号生成回路
は、ＣＰＣＳ−ＰＤＵの組立が完了した時点でＣＲＣ符
号を一括して生成する場合にも適用できる構成となって
いる。図１３は、ＣＲＣ符号生成回路へＣＲＣ符号生成
対象データを書き込む際のタイミング図であり、１３は
その書き込みの１サイクルを示す。動作は図１２に示し
たセル読み込み時と同様である。

【００４２】図１４は、生成されたＣＲＣ符号を読み出
す際のタイミング図であり、１４はＣＲＣ符号の上位ビ
ット読み出しの１サイクル、１５はＣＲＣ符号の下位ビ
ット読み出しの１サイクルを示す。生成されたＣＲＣ値
の上位ビットまたは下位ビットの何れかがセレクト信号
１０７によってセレクトされ、出力許可信号１０８によ
ってそれぞれの値が外部データバスに出力される。

【００４３】図１５〜図１７は、図１に示した本発明に
よるＡＴＭアダプテーション装置と上位装置との接続態
様を示す。

【００４４】図１５と図１６は、ＡＴＭアダプテーショ
ン装置が、ＡＴＭ回線と他の通信回線とを接続するため
の回線接続装置に適用された例であり、ＡＴＭ回線から
受信されたセルが、ＡＴＭアダプテーション装置によっ
てデータフレームに組み立てられ、フレームインターフ
ェース９を介して他の通信回線側へ転送されるようにな
っている。図１５は、フレームインターフェース９をバ
ッファ６に直接接続することによって、プロセッサバス
５上でのインターフェイス９とプロセッサ１との競合を
軽減した構成、図１６はフレームインターフェース９を
プロセッサバス５に接続し、ハードウエアを小型化した
構成を示す。

【００４５】ＡＴＭアダプテーション装置からフレーム
インターフェース９へのデータフレームの受渡しには、
例えば、プロセッサ１が組立て済みのバッファエリア６
ｉにフラグをたて、これを処理したフレームインターフ
ェース９がフラグを消し、プロセッサ１がフラグの消さ
れたバッファエリアを再利用するセマフォア方式を採用
すればよい。

【００４６】図１７は、ＡＴＭアダプテーション装置が
端末装置とＡＴＭ回線との間の接続装置に適用された例
を示す。バッファ６をプロセッサバス５と端末装置側の
ＣＰＵバス１０との間に接続し、組み立てられたフレー
ムをＣＰＵでデータ処理する構成になっている。この構
成により、端末装置をＡＴＭ回線に接続することができ
る。

【００４７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、宛先の異なる複数のデータフレームを１つの
ＣＲＣ符号生成回路で処理し、各フレームのＣＲＣ符号
の生成と照合処理を行うことができる。また、組立バッ
ファへのセルデータ読み込み時に、これと並行してＣＲ
Ｃ符号生成処理を実行することができ、データの伝送遅
延を軽減した高速の受信処理が可能となる。

【図面の簡単な説明】

【図１】本発明によるＡＴＭアダプテーション装置の基
本構成を示す図。

【図２】ＡＴＭセルのフォーマットを示す図。

【図３】ＡＡＬタイプ５のＣＰＣＳ−ＰＤＵのフォーマ
ットを示す図。

【図４】プ本発明におけるＣＲＣ符号生成のための制御
手順を示すフローチャート。

【図５】ＣＲＣ符号生成回路２の構成の一例を示すブロ
ック図。

【図６】ＣＲＣ符号生成回路２の演算部２３の論理（上
位ビット）の一例を示す図。

【図７】ＣＲＣ符号生成回路２の演算部２３の論理（下
位ビット）の一例を示す図。

【図８】ＣＲＣ符号生成回路２の内部制御信号生成回路
２８の構成の一例を示す図。

【図９】内部制御信号生成回路２８のラッチ用クロック
信号生成部２８２の回路構成の一例を示す図。

【図１０】内部制御信号生成回路２８のデータアクノリ
ッジ信号生成部２８３の回路構成の一例を示す図。

【図１１】ＣＲＣ符号生成回路２へ初期値データを設定
する時の信号タイミング図。

【図１２】ＣＲＣ符号生成回路２へセルデータを読み込
む時の信号タイミング図。

【図１３】ＣＲＣ符号生成回路２へＣＲＣ符号生成対象
データを書き込む時の信号タイミング図。

【図１４】ＣＲＣ符号生成回路２からＣＲＣ値を読み出
す時の信号タイミング図。

【図１５】ＡＴＭアダプテーション装置のネットワーク
間接続装置への適用例を示す図。

【図１６】ＡＴＭアダプテーション装置のネットワーク
間接続装置への適用例を示す図。

【図１７】ＡＴＭアダプテーション装置の端末装置への
適用例を示す図。

【符号の説明】

１…プロセッサ、２…巡回冗長検査符号生成回路、３…
ＡＴＭインターフェース、４…ＦＩＦＯメモリ、５…プ
ロセッサバス、６…バッファメモリ、６ａ〜６ｎ…宛先
毎のバッファエリア、６１…組立中のＣＰＣＳ−ＰＤ
Ｕ、６２…組立中のＣＰＣＳ−ＰＤＵのＣＲＣ符号、７
…ＡＴＭセル、７１…ＡＴＭセルのヘッダ、７２…ＡＴ
Ｍセルの情報フィールド、８…ＣＰＣＳ−ＰＤＵ、８１
…ＣＰＣＳ−ＰＤＵの情報フィールド、８２…ＣＰＣＳ
−ＰＤＵのパッド、８３…ＣＰＣＳ−ＰＤＵのトレイ
ラ、２１…ラッチ、２２…セレクタ、２３…演算部、２
４…セレクタ、２５…ラッチ、２６…セレクタ、２７…
出力制御回路、２８…内部制御信号生成回路、Ｆ１…セ
ルヘッダ読み出し、Ｆ２…先頭セル判別、Ｆ３…ＣＲＣ
符号生成回路初期化、Ｆ４…初期値書き込み、Ｆ５…デ
ータ読み出し、Ｆ６…生成ＣＲＣ値読み出し。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳 純一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 浜田 徹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田中 克佳 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】ＡＴＭ網から受信したＡＴＭセルを一時蓄
   積するためのＦＩＦＯメモリと、上記ＦＩＦＯメモリか
   ら取り出されたＡＴＭセルをフレームに組み立てるため
   のバッファメモリと、上記バッファメモリで組み立てら
   れたフレームのビット誤りを検査するための巡回冗長検
   査符号を生成するＣＲＣ符号生成回路と、ＡＴＭセルの
   転送を制御するためのプロセッサとをバスで相互接続
   し、上記プロセッサの制御動作によって、上記ＦＩＦＯ
   メモリから上記バッファメモリへのＡＴＭセルの読み出
   しの都度、上記ＣＲＣ符号生成回路への初期値設定と、
   上記ＣＲＣ符号生成回路へのセルデータの供給とを行う
   ことを特徴とするＡＴＭアダプテーション装置。
2. 【請求項２】前記バッファメモリに組立て中のフレーム
   に対応して既生成済のＣＲＣ符号を記憶しておき、前記
   プロセッサが、前記ＦＩＦＯメモリから取り出されたＡ
   ＴＭがフレームの先頭セルの場合は初期化データ、先頭
   セル以外の場合は該セルの宛先と対応する既生成済のＣ
   ＲＣ符号を前記ＣＲＣ符号生成回路に前記初期値として
   設定することを特徴とする請求項１に記載のＡＴＭアダ
   プテーション装置。
3. 【請求項３】前記プロセッサが、前記ＦＩＦＯメモリか
   ら前記バッファメモリにＡＴＭセルのヘッダ部を転送し
   た後に、前記ＣＲＣ符号生成回路に前記初期値を設定
   し、上記バッファメモリに上記一ＡＴＭセルの情報フィ
   ールド部を転送する時、上記ＣＲＣ符号生成回路に上記
   ＡＴＭセルの情報フィールド部を供給し、次のＡＴＭセ
   ルの取り出しに先だって、上記ＣＲＣ符号生成回路生成
   されたＣＲＣ符号中間値を前記バッファメモリに記憶す
   ることを特徴とする請求項２に記載のＡＴＭアダプテー
   ション装置。
4. 【請求項４】外部データバスを介してプロセッサからデ
   ータの供給を受けるＣＲＣ符号生成回路において、上記
   外部データバスから並列入力されたＣＲＣ演算対象デー
   タをデータ幅の小さい並列データに分割するためのセレ
   クタ手段と、ＣＲＣ符号を生成するための内部演算回路
   と、既生成済のＣＲＣ符号を保持するためのラッチ手段
   と有し、上記内部演算回路が、上記ラッチ手段から供給
   される外部データのバス幅よりも大きいデータ幅をもつ
   既生成済のＣＲＣ符号と、上記セレクタ手段から順次に
   供給されるデータ幅の小さいＣＲＣ演算対象データとに
   よってＣＲＣ符号を演算することを特徴とするＣＲＣ符
   号生成回路。
5. 【請求項５】初期値として入力されたデータを保持する
   第１のラッチ部と、入力データを上位データと下位デー
   タとに切り替える第１のセレクタ部と、第１のセレクタ
   部からのデータと第２のラッチ部からの帰還データとを
   入力とする演算部と、初期値として入力されたデータと
   演算部からの出力データとを切り替える第２のセレクタ
   部と、第２のセレクタ部からの出力データを保持する第
   ２のラッチ部と、第２のラッチ部からの出力データを上
   位のデータと下位のデータとに切り替える第３のセレク
   タ部と、第３のセレクタ部の出力データの回路外部への
   出力を制御する出力制御回路部と、回路内部で使用され
   るラッチ用クロック信号とセレクト信号を生成する内部
   制御信号生成回路部とを備えたことを特徴とするＣＲＣ
   符号生成回路。