KR20000034160A - 비동기 전송 모드 교환기내의 프레임 릴레이 정합 장치 - Google Patents

비동기 전송 모드 교환기내의 프레임 릴레이 정합 장치 Download PDF

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Abstract

본 발명은 ATM 교환기내의 프레임 릴레이 정합 장치에 관한 것으로서, 하나의 E1 또는 T1의 복수 채널에 대하여 각 채널의 일정량으로 하나의 패킷을 구성하는 방식으로 패킷을 다중화화는 패킷다중화부; 상기 패킷다중화부에 의한 다중화 과정 중 각 채널마다 일정량을 순차적으로 저장하였다가 하나의 패킷이 저장되면 패킷 단위로 데이터를 읽는 제1패킷버퍼; 상기 패킷다중화부에 의하여 다중화된 패킷을 처리하는 고속 HDLC처리부; 상기 고속 HDLC처리부에서 처리된 패킷을 역다중화하기 위하여 직렬 데이터를 병렬 데이터로 변환하는 패킷역다중화부; 및 상기 패킷역다중화부에 의한 역다중화 과정 중 변환된 병렬 데이터를 해당 커넥션에 해당하는 데이터 영역에 저장하였다가 물리계층부의 속도에 맞추어서 출력하는 제2패킷버퍼를 포함하는 것을 특징으로 한다. 본 발명에 의한 ATM 교환기내의 프레임 릴레이 정합 장치는, 정해진 공간으로 많은 용량의 E1 또는 T1 프레임 릴레이를 정합할 수 있으므로 효율적이고 시스템 설계시에도 유동성을 확보할 수 있는 장점이 있다.

Description

비동기 전송 모드 교환기내의 프레임 릴레이 정합 장치
본 발명은 비동기 전송 모드(Asynchronous Transfer Mode, 이하에서 'ATM'이라 함) 교환기내의 프레임 릴레이 정합 장치에 관한 것으로서, 특히 고수준 데이터 전송 제어(High-Level Data Link Control, 이하에서 'HDLC'라 함)를 최적화한 것을 특징으로 한다.
근래에 들어 전송 기술의 발달로 선로의 품질이 크게 향상되어 전송 중의 데이터 손실이나 오류가 크게 줄었다. 이러한 환경을 바탕으로 고속의 데이터를 전송할 수 있는 프레임 릴레이가 급속히 확산되고 있다. 프레임 릴레이는 최소한의 에러 체크만으로 데이터를 전송할 수 있기 때문에 전송 속도를 높일 수 있다. 향후 ATM 교환기가 국내 통신망의 근간을 이룰 것이기 때문에 이러한 ATM 교환기가 프레임 릴레이를 정합하는 기능을 구현하는 것이 필수적이다.
종래에 알려진 대표적인 ATM 교환기내의 프레임 릴레이 정합 장치를 설명한다.
도1은 종래 기술에 의한 ATM 교환기내의 프레임 릴레이 정합 장치의 블록 구성도이다.
도1에 도시된 프레임 릴레이 정합 장치는 프레임 릴레이 정합 모듈내의 가입자 단으로서 T1/E1 라인으로 프레임 릴레이 측과 접속되고, 프레임 릴레이 먹스/디먹스 어셈블리(Frame relay Mux Demux Assembly, 이하에서 'FMDA'라 함)와는 16비트 병렬 셀버스로 접속되어, 프레임 릴레이의 프레임 데이터와 ATM 셀 데이터의 변환을 통하여 프레임 릴레이 프로토콜과 ATM 프로토콜을 정합하는 기능을 담당한다. 종래 기술에 의한 프레임 릴레이 정합 장치는, 보드당 T1/E1 2-포트를 수용하며, 프레임 릴레이망과 ATM망의 연동은 네트워크 연동과 서비스 연동을 지원하며, 프레임 릴레이 정합 장치에서 처리되는 셀 형태는 ATM 적응계층(ATM Adaptation Layer) 타입 5(이하에서 'AAL-5'라 함)로 서비스를 제공하며, 프레임 릴레이 측의 인터페이스는 채널화된 HDLC와 채널화되지않은 HDLC 프레임이 모두 가능하다.
이러한 기능을 수행하기 위하여, 도1에 도시된 프레임 릴레이 정합 장치는, 물리계층부(11), 프레임 릴레이 프로토콜을 처리하는 HDLC처리부(12), ATM의 AAL-5 기능을 처리하는 세그멘테이션 및 리세그멘테이션(Segmentation And Resegmentation, 이하에서 'SAR'라 함)처리부(13), 각각의 버스 마스터간의 버스 점유권을 제어하기 위한 버스조정부(14), 수신/송신 FIFO 인터페이스 제어 블록과 여러 가지 레지스터 블록으로 구성된 FIRL(FIFO control, Interrupt control, Reset generation, Look back control)부(15), MC68040과 MC68360의 양 모드를 이용한 프로세서부(16), IPC통신부(17), FIFO(18), 패킷메모리(19) 및 버퍼(20) 등으로 구성된다.
이 중에서 독자적으로 데이터 처리를 수행하는 블록은 HDLC처리부(12), SAR처리부(13) 및 프로세서부(16)이다.
HDLC처리부(12)는 T1/E1 라인으로부터 들어오는 프레임 릴레이 측의 데이터를 처리하여 패킷메모리(19)에 저장하거나, 패킷메모리(19)의 데이터를 프레임 릴레이의 프레임으로 만들어 라인 쪽으로 전달해준다. SAR처리부(13)는 패킷메모리(19)의 데이터를 ATM 셀로 분할하여 FMDA로 전달하거나 FMDA로부터 들어오는 ATM 셀들을 패킷메모리(19)에 재조합한다. 프로세서부(16)는 HDLC처리부(12)와 SAR처리부(13)간의 프로토콜 변환 기능 및 장치 전체의 제어 기능을 수행한다. HDLC처리부(12)와 SAR처리부(13)간의 프로토콜 데이터 변환시 프로세서부(16)에 의한 데이터 이동을 없애기 위하여 HDLC처리부(12), SAR처리부(13) 및 프로세서부(16)가 패킷메모리(19)를 공유하고, 버스조정부(14)가 이러한 데이터 이동을 조정한다.
그러나, 상기한 바와 같은 종래 기술에 의한 ATM 교환기내의 프레임 릴레이 정합 장치는, 각 채널마다 HDLC처리부를 두어야 하므로 예를 들어서, 4개의 E1을 수용하기 위하여는 4개의 HDLC처리부가 필요하고, 8개의 E1을 수용하기 위하여는 8개의 HDLC가 필요하였다. 종래의 ATM 교환기내의 프레임 릴레이 정합 장치는, 보드당 T1/E1 2-포트를 수용하므로 최대 2개의 E1을 수용할 수 있을 뿐이다. 따라서, 공간적인 면에서나 가격면에서 효율적이지 못하다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 단일의 고속 HDLC처리부에서 복수개 E1을 처리할 수 있도록 하여 공간적인 면이나 가격면에서 효율적인 ATM 교환기내의 프레임 릴레이 정합 장치를 제공하는 것이다.
도1은 종래 기술에 의한 ATM 교환기내의 프레임 릴레이 정합 장치의 블록 구성도,
도2는 본 발명의 바람직한 일실시예에 의한 ATM 교환기내의 프레임 릴레이 정합 장치의 블록 구성도,
도3은 본 발명의 바람직한 일실시예에 의한 ATM 교환기내의 프레임 릴레이 정합 장치에서 패킷다중화 과정 및 패킷역다중화 과정을 설명하기 위한 도면,
도4는 본 발명에서 사용하는 패킷버퍼의 구조.
* 도면의 주요한 부분에 대한 부호의 설명 *
11 : 물리계층부 12 : HDLC처리부
13 : SAR처리부 14 : 버스조정부
15 : FIRL부 16 : 프로세서부
17 : IPC통신부 18 : FIFO
19 : 패킷메모리 20 : 버퍼
21 : 물리계층부 22 : 고속 HDLC처리부
23 : SAR처리부 24 : 버스조정부
25 : FIRL부 26 : 프로세서부
27 : IPC통신부 28 : FIFO
29 : 패킷메모리 30 : 버퍼
31 : 패킷다중화/역다중화부 32 : 패킷버퍼
41 : 패킷다중화부 42 : 제1패킷버퍼
43 : 패킷역다중화부 44 : 제2패킷버퍼
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 의한 ATM 교환기내의 프레임 릴레이 정합 장치는, 하나의 E1 또는 T1의 복수 채널에 대하여 각 채널의 일정량으로 하나의 패킷을 구성하는 방식으로 패킷을 다중화화는 패킷다중화부; 상기 패킷다중화부에 의한 다중화 과정 중 각 채널마다 일정량을 순차적으로 저장하였다가 하나의 패킷이 저장되면 패킷 단위로 데이터를 읽는 제1패킷버퍼; 상기 패킷다중화부에 의하여 다중화된 패킷을 처리하는 고속 HDLC처리부; 상기 고속 HDLC처리부에서 처리된 패킷을 역다중화하기 위하여 직렬 데이터를 병렬 데이터로 변환하는 패킷역다중화부; 및 상기 패킷역다중화부에 의한 역다중화 과정 중 변환된 병렬 데이터를 해당 커넥션에 해당하는 데이터 영역에 저장하였다가 물리계층부의 속도에 맞추어서 출력하는 제2패킷버퍼를 포함하는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하면서 본 발명의 바람직한 일실시예에 의한 ATM 교환기내의 프레임 릴레이 정합 장치를 상세하게 설명한다.
도2는 본 발명의 바람직한 일실시예에 의한 ATM 교환기내의 프레임 릴레이 정합 장치의 블록 구성도이다.
종래의 HDLC처리부가 64kbps 32채널용인 것인에 비하여, 도2에 도시된 ATM 교환기내의 프레임 릴레이 정합 장치에 포함된 고속 HDLC처리부(22)는 2.048Mbps 8채널용을 사용한다. 또한, 본 발명에 의한 ATM 교환기내의 프레임 릴레이 정합 장치는 물리계층부(21)와 HDLC처리부(22) 사이에 패킷다중화/역다중화부(31)를 삽입하고, 패킷다중화/역다중화부(31)의 기능 구현을 위하여 패킷버퍼(32)가 메모리 형태로 붙어있다.
도2에 도시된 본 발명의 일실시예에 의한 ATM 교환기내의 프레임 릴레이 정합 장치는, 8개의 E1을 수용하도록 하는 구조이다.
일반적으로 하나의 E1은 32개의 채널로 구성되어지나, 본 발명에서와 같이 하나의 고속 채널을 공통으로 사용하기 위하여 다중화가 선행되어야 한다. 각각의 채널을 일정양 받아보면 하나의 패킷이 구성된다. 이 패킷의 경계가 확인되면 패킷 단위로 고속 HDLC처리부(22)로 전송한다. 즉, 본 발명에서는 채널마다 HDLC처리부를 두는 것이 아니라, 하나의 고속 HDLC처리부(22)에서 채널별로 모아진 패킷을 처리하도록 한다.
도3은 본 발명의 바람직한 일실시예에 의한 ATM 교환기내의 프레임 릴레이 정합 장치에서 패킷다중화 과정 및 패킷역다중화 과정을 설명하기 위한 도면이다.
패킷다중화/역다중화부(31)는 패킷다중화부(41)와 패킷역다중화부(42)로 구성되고, 패킷버퍼(32)는 패킷다중화를 위한 제1패킷버퍼(42)와 패킷역다중화를 위한 제2패킷버퍼(44)로 구성된다.
제1패킷버퍼(42) 및 제2패킷버퍼(44)는 각 E1당 1개씩 총 8개가 있다. 각각은 각 채널당 1개씩 32개로 나뉘고 각각은 리드포인터와 라이트포인터 및 스테이터스를 각각 1바이트씩 가지고 있고, 실제 패킷이 저장될 데이터 영역은 8k 바이트를 갖는다. 도4는 본 발명에서 사용하는 패킷버퍼의 구조로서 각 채널당 32개로 나누어진 것을 알 수 있다.
패킷다중화부(41)의 작동을 설명한다. 실제 패킷이 오기 전에 커넥션 등록이 이루어지는데 이때 제1패킷 버퍼의 스테이터스에 해당 커넥션 위치에 사용중임을 마크한다. 물리계층부(21)에서 오는 직렬 데이터를 8비트 단위의 병렬 데이터로 변환한다. 각 채널의 데이터를 순차적으로 제1패킷버퍼(42)의 데이터 영역에 저장한다. 데이터를 저장하면서 패킷의 해더와 테일을 비교하여 하나의 패킷이 저장될 때마다 스테이터스에 패킷 카운트를 기록한다. 주기적으로 제1패킷버퍼(42)를 읽어 스테이터스를 보아 커넥션 등록이 이루어진 것이고, 패킷카운트가 0이 아닌 경우를 읽는다. 읽은 데이터를 직렬로 변환하여 고속 HDLC처리부(22)로 보낸다.
패킷역다중화부(43)의 작동을 설명한다. 고속 HDLC처리부(22)에서 오는 직렬 데이터를 병렬 데이터로 변환하여 해당 커넥션에 해당하는 제2패킷버퍼(44)의 데이터 영역에 저장한다. 물리계층부(21)는 속도가 늦고 고속 HDLC처리부(22)는 속도가 빠르므로 데이터를 일단 제2패킷버퍼(44)에 저장한 후 물리계층부(21)의 속도에 맞추어서 읽어낸다. 읽어낸 데이터를 다시 직렬 데이터를 변환하여 물리계층부(21)로 보낸다. 패킷이 잠시 없거나 커넥션이 없어 보낼 데이터가 없는 경우에는 아이들 코드를 보낸다.
종래에는 2개의 E1을 수용하기 위하여 16Mbyte의 패킷메모리가 필요하였으므로 종래 기술에서 8개의 E1을 수용하기 위하여는 64Mbyte의 패킷메모리가 필요하다. 이에 비하여 본 발명에서는 송신 방향의 패킷메모리는 최소한(64Kbyte)만 있으면 되므로 32Mbyte의 패킷메모리와 2Mbyte의 패킷버퍼 2개가 필요하다. 또한, HDLC처리부로서, 저속(64kbps)의 32채널용 HDLC처리부 8개가 필요한 반면, 본 발명에서는 고속(2.048Mbps)의 8채널용 HDLC 하나로 구현이 가능하다.
이상에서 설명한 바와 같이, 본 발명에 의한 ATM 교환기내의 프레임 릴레이 정합 장치는, 정해진 공간으로 많은 용량의 E1 또는 T1 프레임 릴레이를 정합할 수 있으므로 효율적이고 시스템 설계시에도 유동성을 확보할 수 있는 장점이 있다.

Claims (1)

  1. ATM 교환기내의 프레임 릴레이 정합 장치에 있어서,
    하나의 E1 또는 T1의 복수 채널에 대하여 각 채널의 일정량으로 하나의 패킷을 구성하는 방식으로 패킷을 다중화화는 패킷다중화부;
    상기 패킷다중화부에 의한 다중화 과정 중 각 채널마다 일정량을 순차적으로 저장하였다가 하나의 패킷이 저장되면 패킷 단위로 데이터를 읽는 제1패킷버퍼;
    상기 패킷다중화부에 의하여 다중화된 패킷을 처리하는 고속 HDLC처리부;
    상기 고속 HDLC처리부에서 처리된 패킷을 역다중화하기 위하여 직렬 데이터를 병렬 데이터로 변환하는 패킷역다중화부; 및
    상기 패킷역다중화부에 의한 역다중화 과정 중 변환된 병렬 데이터를 해당 커넥션에 해당하는 데이터 영역에 저장하였다가 물리계층부의 속도에 맞추어서 출력하는 제2패킷버퍼를 포함하는 것을 특징으로 하는 ATM 교환기내의 프레임 릴레이 정합 장치.
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