KR19990050406A

KR19990050406A - 프레임 릴레이 망 연동용 에이티엠 스위치 정합장치

Info

Publication number: KR19990050406A
Application number: KR1019970069525A
Authority: KR
Inventors: 김도연; 박원식; 김정식
Original assignee: 이계철; 한국전기통신공사; 정선종; 한국전자통신연구원
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 1999-07-05
Also published as: KR100243415B1; US6370138B1

Abstract

본 발명은 ATM 교환기가 프레임 릴레이 서비스를 수용하기 위한 프레임 릴레이 망 연동용 ATM 스위치 정합장치에 관한 것이다. 프레임 릴레이 망과는 DS1 및 E1 중계선으로 연결된 프레임 릴레이 정합장치와 연결하고, ATM 스위치와는 237Mbps 고속 링크로 연결하여 사용자 셀 및 IPC 셀의 전송, 16 개의 프레임 릴레이 정합장치에 대한 다중화, ATM 교환기의 호처리부로 부터 전달되는 연결점 등록 및 삭제, 입력 사용자 셀에 대한 UPC, VPI/VCI 변환, ATM 스위치로부터 수신되는 시스템 내부 셀에 대한 셀 역다중화, HEC 발생, 프레임 릴레이 정합장치의 상태 관리 등의 기능을 수행하는 프레임 릴레이 망 연동용 비동기전송모드 스위치 정합장치에 관해 개시된다.

Description

프레임 릴레이 망 연동용 에이티엠 스위치 정합장치

본 발명은 프레림릴레이망 연동용 비동기전송모드(ATM; Asynchronous Transfer Mode; 이하, ATM 이라 함) 스위치 정합장치에 관한 것이다.

초기 ATM 서비스는 ATM 망을 백본(backbone) 망으로 하여 프레임 릴레이, SMDS(Switched Multi-megabit Data Service)등과 같은 고속 데이타 통신 서비스가 주류를 이룰 것으로 예상된다. 또한, 항등 비트율을 갖는 사용자간 전용 서비스도 ATM 망의 회선대행(Circuit Emulation)기능을 이용해 제공될 것으로 예상된다. 프레임 릴레이나 SMDS, 전용선 서비스는 각 서비스별로 구축된 독립된 망을 통하여 제공될 수도 있으나, 망 운용자 측면에서 ATM 백본 망 구축의 목적은 하나의 통합된 망으로써 모든 기존의 서비스는 물론 미래의 서비스를 수용하는 데 있다고 할 수 있다. 따라서 새로 개발되는 ATM 교환기는 ATM을 근간으로 하는 서비스 뿐만 아니라 기존의 프레임 릴레이 서비스 등과 같은 기존 서비스를 수용하기 위하여 프레임 릴레이 망 연동 장치의 개발이 필요하다.

또한, 비동기전달방식 기술을 기반으로 하는 B-ISDN은 효율적인 망자원의 이용 및 다양한 서비스를 제공할 수 있다는 장점을 가지며, 고속 데이터 전송, 영상통신, 멀티미디어 통신 등의 고속 광대역 통신을 위해 ATM 망 구축 및 ATM 스위치 개발이 활발히 진행되고 있다. 그러나, ATM 망은 기존의 서비스인 프레임 릴레이 서비스 등을 제공할 수 있어야 하므로 이를 위하여 프레임 단위의 데이터를 ATM 셀로 변환하여 ATM스위치와 정합하는 ATM 스위치 정합 기능이 요구되는 단점이 있다.

따라서, 본 발명은 프레임 릴레이 정합장치(Frame Relay Interface Apparatus; 또는 이하, 'FRIA'라 칭함)로 부터 사용자 셀을 수신하여 연결점 별 사용자 파라미터 제어 기능을 수행하고, 허용된 트래픽을 준수한 셀과 FRIA로 부터 VME 버스를 통하여 수신된 IPC 셀을 클럭발생 장치에서 제공하는 모듈 클럭에 동기시켜서 ATM 스위치로 셀을 전송하거나, ATM 스위치로 부터 수신된 ATM 셀의 헤더 데이터를 분석하여 사용자 셀인 경우 프레임 릴레이 정합장치 식별자를 분석하여 해당 가상경로 식별자 및 가상채널 식별자 값에 따라 해당 FRIA로 셀을 전송하거나 IPC(Inter Processor Communication) 셀 및 OAM(Operation And Maintenance) 셀인 경우 프로세서가 AAL5 재조립을 이용하여 셀을 처리하므로써, 상기한 단점을 해소 할 수 있는 프레임 릴레이 망 연동용 비동기전송모드 스위치 정합장치를 제공하는데 그 목적이 있다.

도 1은 본 발명이 적용되는 프레임 릴레이 망 연동 시스템 구성도,

도 2는 본 발명의 프레임 릴레이 망 연동용 ATM 스위치 정합장치 블록 구성도,

도 3은 본 발명의 상방향 흐름 ATM 셀 포맷,

도 4는 본 발명의 CAM(내용 주소화 기억장치) 제어 레지스터 포맷,

도 5는 본 발명의 사용자 파라메터 제어(UPC) FIFO에 저장되는 ATM 셀 포맷,

도 6은 본 발명의 헤더변환 테이블 구성도,

도 7은 본 발명의 시스템 내부 셀 포맷.

〈도면의 주요 부분에 대한 부호의 설명〉

210 : 프레임 릴레이 정합장치간 올림방향 셀 버스(Up stream Cell bus)

211 : 프레임 릴레이 정합장치간 VME 버스

212 : 프레임 릴레이 정합장치간 내림방향 셀 버스(Down stream Cell bus

213 : 클럭분배기 인터페이스(FCDA I/F)

214 : ATM Link 정합장치 인터페이스(LLIA I/F)

220∼221 : CAM(Content Addressable Memory; 내용 주소화 기억장치)

222 : 셀버스 수신 제어기(Cell Bus Receive Controller)

223 : 사용자 파라메터 제어(UPC) FIFO

224 : 사용자 파라미터 제어기(Usage Parameter Controller)

225∼228 : UPC 메모리

230 : 사용자 셀 FIFO(UFIFO) 231 : IPC 셀 송신 FIFO(ITFIFO)

232 : ATM 셀 다중화기(MUX)

233 : 헤더 변환 테이블(Head Conversion Table)

240 : 클럭 수신기 241 : 스위치 링크 송수신기(LTRI)

250 : AAL5 셀 재조립기(AAL5 Cell Reassembly)

251∼252: AAL5 셀 재조립기 패킷 메모리(RPM)

253∼254 : AAL5 셀 재조립기 제어 메모리(RCM)

260 : AAL5 셀 분해기(AAL5 Cell Segmentation)

261∼262 : AAL5 셀 분해기 패킷 메모리(SPM)

263∼264 : AAL5 셀 분해기 패킷 메모리(SCM)

720∼272 : 데이터 버스 버퍼(Data Bus Buffer)

280 : CPU 281∼282 : ROM(Read Only Memory)

283 : 데이터 메모리

284 : 제어신호 발생기(Control Signal Generator)

290 : 셀 역다중화기(DMUX) 291 : IPC 셀 수신 FIFO(IRFIFO)

상술한 목적을 달성하기 위한 본 발명의 프레임 릴레이 망 연동용 비동기전송모드 스위치 정합장치는, FRIA로 부터 입력되는 사용자 데이터를 워드 크기로 수신하기 위한 상방향 셀 버스(210)와 데이터 버스 버퍼(270), FRIA0∼FRIA15 및 루프백 셀 FIFO중 어느 장치에서 셀 송신 요구를 하는지를 검사하고 해당 장치에 FIFO 읽기 인에이블 신호를 발생하여 데이터를 읽어 오며, 프로세서로 부터 수신되는 연결점 등록, 삭제, 조회를 하며, UPC 셀을 구성하는 기능을 가진 CBRC(222), 그 CBRC(222)로부터 연결점 등록, 삭제, 조회의 명령을 받아 최대 4,096개의 연결점 정보를 제공하는 CAM(220)(221), 수신 셀에 대한 사용자 파라미터 준수를 검사하기 위한 셀을 저장하는 UPC FIFO(223), 입력되는 셀에 대한 협약 트래픽 파라미터의 준수 여부를 감시하는 UPC(224) 및 UPC 메모리(225∼228), 트래픽 파라미터를 준수한 사용자 셀을 저장하는 UFIFO(230), ATM 스위치로 전송할 IPC 셀을 저장하는 ITFIFO(231), UFIFO 및 ITFIFO에 저장된 셀을 23.4747MHz 클럭에 동기 시켜 ATM 스위치로 전송하기 위한 MUX(232), 입출력 VPI/VCI 변환을 수행하는 헤더 변환 테이블(233), FCDA 인터페이스로부터 클럭을 입력 받아 장치내 회로에 공급하기 위한 클럭 수신기(240), LLIA 인터페이스로 사용자 셀 및 IPC 셀을 전송하거나 수신하기 위한 LTRI(241), LTRI로 부터 수신된 셀에서 사용자 셀 , IPC 셀, AOM 셀을 구분하는 DMUX(290), 사용자 셀인 경우 해당 FRIA로 셀을 전송하기 위한 데이터 버스 버퍼(272) 및 하방향 셀 버스 인터페이스(212), IPC 셀 및 OAM 셀을 저장하기 위한 IRFIFO(291), AAL5 형태로 셀을 재조립하는 AAL5 재조립기(250), 재조립된 셀을 저장하기 위한 RPM(251)(252), 셀을 재조립하기 위한 제어 정보를 저장하는 RCM(253)(254), 프로세서가 ATM 스위치로 전송할 데이터를 저장하는 SPM(261)(262), SPM에 저장된 데이터를 ATM 셀로 분해하는 AAL5 분해기(260), ATM 셀로 분해하기 위한 제어정보를 저장하는 SCM(263)(264), FRIA와 VME 버스로 연결하여 상태관리 정보를 주고 받기위한 데이터 버스 버퍼, 어드레스 버스 버퍼 및 제어 버스 버퍼(271), ATM 스위치 호처리 프로세서와 IPC 셀을 전송하거나 VME 버스를 통하여 FRIA간에 상태관리 정보를 전송하거나 ATM 스위치 정합장치 내의 각종 기능부를 제어하는 기능을 수행하는 CPU(280), 프로그램 메모리(281)(282), 데이터 메모리(283), 셀 재조립 및 분해기의 데이터 버스 버퍼를 제어하고 데이터 메모리의 칩 선택 신호를 발생하며, 본 장치내의 내부 레지스터를 제어하기 위한 칩 선택신호를 발생하는 CSG(284)를 구비하는 것을 특징으로 한다.

그리고 ATM 스위치가 기존의 프레임 릴레이 서비스를 제공하는데 필요한 본 발명의 프레임 릴레이 망 연동용 ATM 스위치 정합장치를 간단히 설명하면 다음과 같다.

프레임 릴레이 망과 DS1/E1 인터페이스로 연결된 FRIA로 부터 사용자 셀 및 상태관리 메시지를 수신한다. 이렇게 수신하여 사용자 셀인 경우 헤더정보를 CAM(Content Addressable Memory)에 입력하여 연결점 정보를 구한후 연결점 정보별 UPC(Usage Parameter Control)를 수행하여 위반하지 않은 사용자 셀을 사용자 셀 FIFO(이하, UFIFO 이라 함)에 저장한다. 그리고 상태관리 메시지는 AAL5 셀 분해기(이하, AAL5 Segmentation 이라 함)에 의하여 AAL5 형태를 가진 프로세서간 통신(IPC;Inter Processor Communication; 이하, IPC 이라 함)셀을 생성하여 IPC 송신 FIFO(이하, ITFIFO 이라 함)에 저장한다. 사용자 셀 FIFO 및 IPC 셀 송신 FIFO에 저장된 셀은 셀 다중화기에 의하여 클럭발생 장치에서 제공하는 모듈 클럭에 동기시켜서 ATM 스위치의 링크정합장치(LLIA;Local Link Interface Apparatus; 이하 LLIA 이라 함)로 수신된 셀을 전송한다. 한편, ATM 스위치의 LLIA로 부터 ATM 셀을 수신하여 셀의 헤더 영역의 데이타를 고속으로 분석하여 유효 셀을 식별한다. 이때 사용자 셀인 경우 ATM 셀의 헤더 영역에 포함된 FRIA 식별자를 참조하여 해당 FRIA가 셀을 수신할 수 있게 헤더의 첫 번째 octet에 수신 식별 비트를 추가하여 셀 버스를 통하여 전송한다. 또한 IPC 셀 또는 OAM 셀인 경우는 셀을 AAL5 셀 재조립기의 패킷 메모리에 저장하면 셀재조립기는 셀을 AAL5 형태로 재조립하고 CPU는 재조립된 셀을 처리한다. 따라서, 본 발명은 ATM 스위치가 기존의 프레임 릴레이 서비스를 제공하는데 필요하게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.

도 1은 본 발명이 적용되는 프레임 릴레이 망 연동 시스템 구성도이다.

채널화된(channelized)/비채널화된(unchannelized) 4 DS1/E1 인터페이스, Q.922 코아(Core) 기능, 프레임 대 ATM 셀 변환 기능, 망관리 계층 프로토콜 처리, OAM 및 PVC 상태 관리 기능, 프레임 릴레이/ATM 연동 코아 기능을 수행하는 16 매의 프레임 릴레이 정합장치(FRIA)(100)와, ATM 스위치(ALS ; ATM Local Switch)(400)로부터 시스템 클럭을 받고 ATM 스위치정합장치 및 프레임 릴레이 정합장치에 필요한 클럭을 발생하는 프레임 릴레이클럭 분배장치(FCDA ; Frame relay Clock Distribution Appratus)(300)와, IPC 셀, OAM 셀 및 사용자 셀의 전송, UPC 기능, ATM 스위치 정합기능을 수행하는 본 발명의 장치인 ATM 스위치 정합장치(200)와, ATM 스위치간 링크 정합 기능을 제공하는 링크 정합장치(LLIA ; Local Link Interface Appratus)(410)와, 호 처리 기능을 수행하는 호연결 제어 프로세서(CCCP ; Call Connection Control Processor)(500)로 구성된다.

도 2는 상술한 본 발명의 프레임 릴레이 망 연동용 ATM 스위치 정합장치(200) 내부 블록 구성도이다.

그 구성은, 크게 상방향 셀 버스(210)와 데이터 버스 버퍼(270), 셀 버스 수신 제어기(CBRC; 222), 내용 주소화 기억장치(CAM; 220, 221), 사용자 파라메터 제어 FIFO(UPC FIFO; 223), 사용자 파라메터 제어기(UPC; 224) 및 UPC 메모리(225∼228), 사용자 셀 FIFO(UFIFO; 230), IPC 셀 송신 FIFO(ITFIFO; 231), ATM 셀 다중화기(MUX; 232), 헤더 변환 테이블(233), 클럭 수신기(240), 스위치 링크 송수신기(LTRI; 241), 셀 역다중화기(DMUX; 290), 데이터 버스 버퍼(272), 하방향 셀 버스 인터페이스(212), IPC 셀 수신 FIFO(IRFIFO; 291), AAL5 셀 재조립기(250), AAL5 셀 재조립기 패킷 메모리(RPM; 251, 252), AAL5 셀 재조립기 제어 메모리(RCM; 253, 254), AAL5 셀 분해기 패킷 메모리(SPM; 261, 262), AAL5 셀 분해기(260), AAL5 셀 분해기 패킷 메모리(SCM; 263, 264), 데이터 버스 버퍼, 어드레스 버스 버퍼 및 제어 버스 버퍼(271), 중앙처리장치(CPU; 280), 프로그램 메모리(281)(282), 데이터 메모리(283), 그리고 제어 신호 발생기(CSG; 284)로 구성된다.

상기와 같은 구성을 도 2를 참조하여 보다 구체적으로 설명하면 다음과 같다.

먼저, 상방향 셀 버스(210)와 데이터 버스 버퍼(270)는, FRIA로 부터 입력되는 사용자 데이터를 워드 크기로 수신하기 위한 것이다.

CBRC(222)는, FRIA0~FRIA15 및 루프백 셀 FIFO중 어느 장치에서 셀 송신 요구를 하는지를 검사하고 해당 장치에 FIFO 읽기 인에이블 신호를 발생하여 데이터를 읽어 오며 프로세서로 부터 수신되는 연결점 등록, 삭제, 조회를 하며, UPC 셀을 구성하는 기능을 가진다. 그리고 CAM(220)(221)는, 상기 CBRC(222)로부터 연결점 등록, 삭제, 조회의 명령을 받아 최대 4,096개의 연결점 정보를 제공한다. UPC FIFO(223)는 수신 셀에 대한 사용자 파라미터 준수를 검사하기 위한 셀을 저장한다.

또한, UPC(224) 및 UPC 메모리(225∼228)는, 입력되는 셀에 대한 협약 트래픽 파라미터의 준수 여부를 감시한다. UFIFO(230)는, 트래픽 파라미터를 준수한 사용자 셀을 저장한다. ITFIFO(231)는, ATM 스위치로 전송할 IPC 셀을 저장한다. MUX(232)는, UFIFO 및 ITFIFO에 저장된 셀을 23.4747MHz 클럭에 동기 시켜 ATM 스위치로 전송하기 위한 것이다. 헤더 변환 테이블(233)은, 입출력 VPI/VCI (가상경로 식별자/가상채널 식별자)변환을 수행한다. 클럭 수신기(240)는, FCDA 인터페이스로부터 클럭을 입력 받아 장치내 회로에 공급한다. LTRI(241)는, LLIA 인터페이스로 사용자 셀 및 IPC 셀을 전송하거나 수신한다. DMUX(290)는, 그 LTRI(241)로 부터 수신된 셀에서 사용자 셀 , IPC 셀, AOM 셀을 구분한다.

또한, 데이터 버스 버퍼(272) 및 하방향 셀 버스 인터페이스(212)는, 사용자 셀인 경우 해당 FRIA로 셀을 전송한다. IRFIFO(291)는, IPC 셀 및 OAM 셀을 저장한다. AAL5 재조립기(250)는, AAL5 형태로 셀을 재조립한다. RPM(251)(252)는, 재조립된 셀을 저장한다. RCM(253)(254)는, 셀을 재조립하기 위한 제어 정보를 저장한다. SPM(261)(262)는, 프로세서가 ATM 스위치로 전송할 데이터를 저장한다. AAL5 셀 분해기(260)는, 상기 SPM에 저장된 데이터를 ATM 셀로 분해한다. SCM(263)(264)는, ATM 셀로 분해하기 위한 제어정보를 저장한다. 데이터 버스 버퍼, 어드레스 버스 버퍼 및 제어 버스 버퍼(271)는, FRIA와 VME 버스로 연결하여 상태관리 정보를 주고 받기 위한 것이다. CPU(280)는, ATM 스위치 호처리 프로세서와 IPC 셀을 전송하거나 VME 버스를 통하여 FRIA간에 상태관리 정보를 전송하거나 ATM 스위치 정합장치 내의 각종 기능부를 제어하는 기능을 수행한다. CSG(284)는, 셀 재조립 및 분해기의 데이터 버스 버퍼를 제어하고 데이터 메모리의 칩 선택 신호를 발생하며 본 장치내의 내부 레지스터를 제어하기 위한 칩 선택신호를 발생한다. 그리고, 프로그램 메모리(281)(282), 데이터 메모리(283)를 포함하여 구성된다.

상기와 같은 구성에 따른 본 발명의 작용을 설명하면 다음과 같다.

CBRC(222)는 상방향 흐름 셀 버스(210)를 통하여 FRIA0∼FRIA15(100)에서 보내는 셀 전송 요구 신호를 주기적으로 검사한다. 검사하는 방법으로는 둘 이상의 FRIA가 셀 전송을 요구하였을 때는 FRIA 번호가 낮은 쪽이 먼저 선택된다. 셀 전송요구를 인식하면, FRIA의 FIFO에 읽기 인에이블 신호를 발생시켜 상방향 셀 버스 클럭인 11.73735MHz에 동기시켜 56 옥텟을 읽어 CBRC(222)의 내부 레지스터에 저장한다. 상방향 흐름 셀 버스의 인터페이스는 UTOPIA(Universal Test and Operations Physical Interface for ATM) 인터페이스와 유사하며, FRIA로 부터 전송되는 사용자 셀 포맷은 도 3에 도시된 바와 같다.

도 3에서 처럼 셀의 헤더에는 FRIA 번호, 링크 번호, 가입자 번호, DLCI(Data Link Connection Identifier) 값이 포함되어 있으며, 이들은 총 20 비트의 크기를 가지고 호 설정 때마다 변한다. 이때, 총 20 비트의 크기를 가지고 룩업 테이블 방식으로 연결점을 설정할시 많은 메모리 용량이 필요하고, 프로세싱 시간이 지연되므로 CAM(220, 221)을 이용하여 입력 트래픽 용량 만큼의 적절한 연결점을 생성하므로써, 입력되는 셀의 헤더 정보를 연결점 식별자별로 변환하여 처리 및 관리한다. CAM(220, 221)은 4,096 개의 연결점 식별자를 등록, 삭제 및 조회한다. 연결점 정보는 CCCP(500)로 부터 전달 받으며, 프로세서는 CAM 제어 레지스터를 이용하여 연결점 식별자 등록, 삭제 및 조회를 한다. CAM 제어 레지스터의 포맷은 도 4와 같으며, 이 레지스터는 CBRC(222)에서 제공한다. 이때, 상기에서 프로세서(280)는, 상기 CBRC에서 제공하는 CAM 제어 레지스터를 이용하여 상기 CCCP(500)로 부터 전송되는 연결점 식별자 등록 및 삭제 요구를 하고, 상방향 셀 흐름 인터페이스를 통하여 입력되는 상방향 사용자 셀은 프로세서의 개입없이 하드웨어 로직에 의해 600 나노 초 이내에 연결점 식별자를 구한다.

프로세서가 연결점 식별자를 등록할 때는 도 4과 같이 FRIA 번호, 링크 번호, 가입자 번호, DLCI를 제어레지스터에 입력하고, 명령 비트(Command bit)를 1(등록)로 한 후, S 비트가 0 이면 명령 결과(Command result) 비트를 확인하여, 명령 결과가 O.K 이면 CAM에 등록된 연결점 식별자를 관리하기 위하여 조회한다. 상기 CBRC 내 레지스터에 저장된 상방향 사용자 셀은 하드웨어 로직에 의하여 도 3의 FRIA 번호, 링크 번호, 가입자 번호, DLCI 값이 CAM에 입력되며, CAM은 프로세서에서 등록한 연결점 식별자를 조회하여 등록되어 있으면 연결점 식별자가 유효하다는 매치 플래그(match flag)를 출력한다. CBRC는 CAM으로 부터 얻어진 연결점 식별자를 이용하여 도 5와 같은 셀 포맷으로 변환한다.

도 5의 셀 포맷은 ATM 기본 셀 포맷과 같으나 연결식별자 마다 사용자 트래픽 파라미터를 준수하는지를 검사하기 위하여 VCI 필드에 연결점 식별자를 저장하였다. CBRC는 UPC에 도 5의 포맷을 가진 셀을 전송하기 위하여 UPC FIFO(223)에 셀을 저장한다. UPC(224)는 UPC FIFO(223)에 저장된 셀을 UTOPIA 인터페이스로 액세스하여 협약된 트래픽 파라미터 준수 여부를 검사하는데, CLP(Cell Loss Priority)=1인 셀은 위반 셀에 대하여 태깅(tagging) 하거나 셀을 폐기한다. UPC(224)는 연결점 별로 전체 셀, CLP=0인 셀, 위반 셀 등을 계수한다. UPC(224)는 트래픽 파라미터를 준수한 셀을 UFIFO(230)에 저장한다. MUX(232)는 주기적으로 UFIFO(230)와 ITFIFO(231)에 한 셀 이상이 저장되었는지를 검사한다. 검사 방법으로는 UFIFO(230)에 입력되는 기록 인에이블 신호와 기록 클럭, 셀 신호 시작(start of cell signal)을 이용하여 입력 셀을 계수하며, ITFIFO(231)의 셀 저장 여부는 FIFO에서 제공하는 PAFF(programmable almost full flag)를 이용한다. UFIFO(230) 또는 ITFIFO(231)에 한 셀 이상이 저장되면 도 5의 연결점 식별자 12 비트를 이용하여 셀 헤더 변환을 한다. 헤더변환 테이블은 32K byte DPRAM(Dual Port RAM)으로 구성하여, 한 포트는 프로세서가 CCCP로 부터 전송되는 라우팅 정보 및 헤더 변환정보를 저장하기 위한 포트이고, 다른 한 포트는 MUX(232)가 ATM 스위치로 사용자 셀을 전송하기 위한 헤더정보를 액세스 하기 위한 포트이다. 헤더 변환 테이블에 저장되는 데이터 포맷은 도 6과 같다.

도 6에서 연결점 식별자 당 4 워드의 메모리를 가지며 4,096 개의 연결점 정보를 저장하기 위하여 16,384 워드의 메모리가 필요하다. MUX(232)는 연결점 식별자를 참조하여 헤더변환 테이블을 액세스한다.. DPRAM 어드레스는 (연결점 식별자 × 4)의 값이 된다. MUX(232)는 DPRAM에 저장되어 있는 라우팅정보 3바이트, 출력 VPI 12 비트, 출력 VCI 16 비트를 참조하여 도 7의 IMI(Inter Module Interface) 포맷으로 시스템 내부 셀을 구성한다.

도 7에서 유휴(Idle) 비트는 셀이 유효 셀 또는 무효 셀을 나타내고, MTC (Multipoint Code)비트는 점대점 또는 점 대 다점(point-to-point 또는 point-to-multipoint)의 구분, ASW_ORG(Access Switch Origination Address)는 3단 스위치에서 1단 스위치 포트, CSW(Central Switch Address)는 2단 스위치 포트, ASW_DES(Access Switch Destination Address)는 3단 스위치 포트를 의미한다. ATM 링크 제어 필드는 LTRI(241)와 LLIA간의 통신 링크 제어용으로 8 바이트가 필요하다. EHEC(Extended HEC)는 라우팅 정보 3 바이트와 셀 헤더 4 바이트에 대한 X⁸+X²+X+1을 다항식으로 하는 헤더오류제어(HEC) 바이트이다. MUX(232)는 도 7에서와 같이 시스템 내부 셀을 구성하여 LTRI(241)로 셀을 전송한다. LTRI(241)로 셀 전송시에는 기수 패리티 비트, 데이터 8 비트, 송신클럭, 셀 동기신호를 전송한다. LTRI(241)는 MUX(232)에서 발생한 MCS(Module Cell Synchronization) 신호가 로우(low)로 천이할 때 셀이 시작됨을 인식하여 송신클럭이 하이(high)로 천이할 때 마다 데이터를 가로채고, 기수 패리티 비트를 생성하여 수신된 패리티 비트와 같은지를 검사하고 셀의 첫번째 부터 일곱번째 바이트에 대하여 X⁸+X²+X+1을 다항식으로 하는 EHEC 바이트를 생성하여 셀의 HEC 영역의 바이트 값과 비교한 후 패리티 및 헤더오류검사 결과 신호를 MUX로 전송한다. 또한, LTRI(241)는 수신한 8비트 병렬 데이타를 237MHz의 ECL 레벨의 직렬 차동신호로 변환하며 이 신호는 스위치 링크의 이중화를 고려하여 2개의 물리적 링크를 통하여 ATM 스위치의 LLIA(214)로 전송한다.

수신방향에 있어서, ATM 스위치의 LLIA(214)에서 전송한 시스템 내부셀은 링크 이중화를 위한 2개의 물리링크를 통하여 LTRI(241)에 입력되며 LTRI는 프로세서에 의하여 케이블을 통하여 입력되는 시스템 내부 셀을 처리할 것인지 아니면 8 비트 병렬 데이타 루프백 셀 또는 직렬 데이타 루프백 셀을 수신할 것인지를 결정하며, 2개의 물리링크중 어느 링크를 선택하였는지를 표시하는 링크 선택 신호를 출력한다. 또한, LTRI(241)는 237MHz의 ECL 차동신호를 수신하여 8비트 병렬데이타로 변환하고 수신 데이타에 대한 기수 패리티비트를 생성하여 DMUX(290)에 전송하며 DMUX(290)가 필요로하는 수신클럭과 수신동기신호를 발생시킨다.

DMUX(290)는 수신된 데이타에 대한 기수패리티 비트를 생성하여 입력된 패리티 비트와 비교하여, 패리티 비트 오류가 인지되면 상태표시소자를 구동하고 프로세서로 패리티 오류를 알린다. DMUX(290)에 입력되는 시스템 내부 셀의 형태는 도 7과 같다. DMUX(290)는 수신동기신호가 로우(Low)로 천이되고 수신클럭이 하이(high)로 천이될 때, 셀의 첫번째 바이트 임을 인식하고 수신클럭이 하이로 천이될 때 마다 다음 바이트를 8비트 레지스터에 저장한다. 셀의 첫 바이트가 입력되면 무효셀 또는 유효 셀을 구분하고 무효 셀은 폐기하나 유효 셀이면 셀의 세번째 바이트(CET; Cell Type)에서 사용자 셀 또는 IPC셀을 구분하여 사용자 셀인 경우 다시 헤더의 PTI(Payload Type ID)를 보고 100 또는 101 이면 OAM 셀이므로 IRFIFO에 셀을 저장한다. 사용자 셀은 하방향 셀 흐름 버스(212)를 통하여 FRIA(100)로 전송하므로 8 비트 버스로 입력된 셀을 16비트 버스의 셀로 변환하고, ATM 링크 제어 필드인 8 바이트는 제거하여 28 워드의 사용자 셀을 전송한다. 이때, 전송되는 사용자 셀이 FRIA0∼FRIA15중 어느 FRIA 인지를 지정하여야 하므로 VPI 필드에서 장치 ID를 분석하여 사용자 셀의 첫번째 워드 영역의 16 비트중 한 비트를 1로 세트하는 비트 맵을 추가하여 전송한다. 한편 수신된 셀이 IPC셀인 경우와 OAM 셀인 경우 시스템 내부 셀의 라우팅 정보 영역 3 바이트와 ATM 링크 제어 필드 8 바이트를 제거하여 53바이트의 ATM 셀로 변환한다. 이때 HEC는 7바이트에 대한 HEC 이므로 ATM 셀 헤더 4 바이트에 대한 HEC를 다시 생성하여 IRFIFO(291)에 저장한다. IRFIFO(291)에 저장된 IPC 셀 또는 OAM 셀은 AAL5 재조립기(250)에 의하여 셀이 재 조립되어 RPM(251, 252)에 저장하면, 프로세서는 IPC 셀 및 OAM 셀을 처리한다.

클럭 수신기(240)는 그라운드 차폐된 컨넥터를 통하여 FCDA(213)로 부터 46.9494MHz, 23.4747MHz, 11.73735MHz 클럭을 ECL 레벨 차동신호로 수신하여 LTRI(241), MUX(232), CBRC IC(222)에 공급한다.

상술한 바와 같이 본 발명은 기존의 프레임 릴레이 정합장치인 FRIA로 부터 사용자 셀을 수신하여 연결점 별 사용자 파라미터 제어 기능을 수행하고 허용된 트래픽을 준수한 셀과 FRIA로 부터 VME 버스를 통하여 수신된 IPC 셀을 다중화 하여 클럭발생 장치에서 제공하는 모듈 클럭에 동기시켜서 수 미터 떨어진 ATM 스위치로 셀을 전송하거나, ATM 스위치로 부터 수신된 ATM 셀의 헤더 데이터를 분석하여 사용자 셀인 경우 프레임 릴레이 정합장치 식별자를 분석하여 해당 가상경로 식별자 및 가상채널 식별자 값에 따라 해당 FRIA로 셀을 전송하거나 IPC 셀 및 OAM 셀인 경우 프로세서가 AAL5 재조립기를 이용하여 셀을 처리하므로써, 프레임 릴레이 정합장치와 ATM 교환기 사이에서 셀의 전송 기능을 제공하는 효과가 있다.

Claims

채널화/비채널화 4 DS1/E1 인터페이스, Q.922 코아 기능, 프레임 대 ATM 셀 변환 기능, 망관리 계층 프로토콜 처리, OAM 및 PVC 상태 관리 기능, 프레임 릴레이/ATM 연동 코아 기능을 수행하는 16 매의 프레임 릴레이 정합장치(FRIA)(100)와, ATM 스위치(ALS)(400)로부터 시스템 클럭을 받고 ATM 스위치정합장치 및 프레임 릴레이 정합장치에 필요한 클럭을 발생하는 프레임 릴레이클럭 분배장치(FCDA )(300)와, ATM 스위치간 링크 정합 기능을 제공하는 링크 정합장치(LLIA)(410)와, 호 처리 기능을 수행하는 호연결 제어 프로세서(CCCP)(500), 상기 각 장치와 연결되어 ATM교환기가 프레임 릴레이 서비스를 수용하기 위한 ATM 스위치 정합장치에 있어서,

상방향 셀 전송 요구신호, FIFO 읽기 인에이블 신호, 읽기 클럭, 16 비트 데이터 버스로 구성된 상방향 셀 흐름 인터페이스(210)와;

상기 상방향 셀 흐름 인터페이스를 통하여 입력되는 셀에 대한 외부 잡음의 영향을 줄이기 위한 버퍼(270)와;

상기 버퍼를 통하여 입력되는 셀을 저장하기 위한 데이터 레지스터와 프로세서가 연결점 식별자를 등록, 삭제 및 조회하기 위한 제어 레지스터를 구비하며, 상방향 셀 전송 요구신호 감시 및 FIFO 읽기 인에이블 신호 발생, 내용 주소화 기억장치(CAM) 제어, 사용자 파라메터 제어 FIFO(UPC FIFO)(223) 셀 전송 기능을 가진 셀 버스 수신 제어기(CBRC)(222)와;

상기 UPC FIFO(223)에 저장된 셀에 대한 사용자 셀 트래픽 감시 기능을 가진 UPC(224)와 제어 데이터 및 통계 데이터를 저장하는 UPC 메모리(225∼228)와;

상기 UPC를 통과한 사용자 셀을 저장하는 사용자 셀 FIFO(UFIFO)(230)와;

프로세서가 ATM 스위치(400)로 전송할 IPC 셀 및 OAM 셀을 저장하는 IPC 셀 송신 FIFO(ITFIFO)(231)와;

상기 ITFIFO에 IPC 셀 및 OAM 셀을 저장하기 위하여 AAL5 셀 분해를 제어하고 4 Mbyte 데이터 메모리의 칩 선택신호를 발생하는 제어 신호 발생기(CSG)(284)와;

상기 VME 버스(211)를 통하여 입력되는 FRIA 상태관리 메시지를 수신하기 위하여 데이터 버스를 제어하는 버퍼(271)와;

상기 버퍼(271)로부터 입력되는 상태관리 메시지를 처리하고 ATM 스위치(400)로 전송할 셀은 SPM 메모리에 저장하며 전체를 제어하는 프로세서(280)와;

IPC 셀 처리를 위한 AAL5 셀 분해(260) , 128Kbyte의 패킷메모리(261∼262), 128Kbyte 제어 메모리(263∼264)와;

상기 UFIFO 및 ITFIFO로 부터 한 셀이상의 셀이 저장되면 FIFO에 저장된 셀을 읽어서 셀 헤더의 연결점 식별자를 이용하여 헤더변환을 수행하고 헤더 7 바이트에 대한 HEC를 발생하고 기수 패리티 비트를 생성하여 23.4747MHZ 클럭에 맞추어 링크정합기에 셀을 전송하는 셀 다중화기(MUX)(232)와;

상기 셀 다중화기(MUX)가 헤더 변환을 수행하도록 프로세서로부터 전송되어진 헤더변환 테이블을 저장하는 32Kbyte DPRAM으로 구성된 헤더 변환 테이블(HCT)(233)과;

상기 셀 다중화기(MUX)로 부터 입력된 셀에 대한 기수 패리티 비트 생성 및 검사, 헤더 오류 제어(HEC) 생성 및 검사, 병렬 데이타를 직렬 데이타로 변환하여 그라운드 차폐된 동축 케이블을 통하여 ATM 스위치(400)의 LLIA(410)로 전송하며, LLIA로 부터 수신된 직렬 데이타를 병렬 데이타로 변환하고 기수 패리티 비트를 발생하여 셀 역다중화기로 전송하는 스위치 링크 송수신기(LTRI)(241)와;

상기 LTRI로 부터 셀을 수신하여 사용자 셀과 IPC 셀을 구분하여 FRIA(100)로 사용자 셀을 전송하거나 IRFIFO(291)로 IPC 셀 및 OAM 셀을 전송하는 셀 역다중화기(DMUX)(290)와;

상기 IRFIFO에 저장된 셀을 AAL5 형태로 재조립하기 위한 AAL5 재조립기(250), 128Kbye 패킷 메모리(251∼252), 128Kbyte 제어 메모리(253∼254)와;

상기 셀 역다중화기(DMUX)에서 전송하는 16 비트 데이터 버스를 제어하는 버퍼(272)와; 및

FCDA 인터페이스를 통하여 ECL 레벨의 클럭신호를 수신하여 LTRI, CBRC, MUX에 제공하는 클럭 수신기(240)를 구비하는 것을 특징으로 하는 프레임 릴레이 망 연동용 ATM 스위치 정합장치.
제 1 항에 있어서,

상기 셀 버스 수신 제어기(CBRC)(222)는,

상방향 흐름 셀 버스를 통하여 FRIA0∼FRIA15에서 보내는 셀 전송 요구 신호를 주기적으로 검사하며, 둘 이상의 FRIA가 셀 전송을 요구하였을 때는 FRIA 번호가 낮은 쪽이 먼저 선택되고, 23.4747MHz 클럭을 계수하여 4 클럭마다 +1을 증가시키므로써 계수값이 0∼15의 값을 가지며 해당 계수값에 일치되는 상기 셀 전송요구 신호가 선택되고, 셀 전송요구를 인식하면 해당 FRIA의 FIFO에 읽기 인에이블 신호를 발생시켜 일정 셀 포맷을 가진 데이터를 상방향 셀 버스 클럭인 11.73735MHz에 동기시켜 56 옥텟을 읽어 CBRC의 내부 레지스터에 저장하는 회로와;

상기 CCCP(500)로 부터 전송되는 연결점 식별자 등록 및 삭제 요구를 프로세서(280)가 실행하기 위해 내부 레지스터를 제공하고, 상방향 셀 흐름 인터페이스를 통하여 입력되는 사용자 셀은 프로세서의 개입없이 하드웨어 로직에 의해 600 나노 초 이내에 연결점 식별자를 구하는 회로와;

프로세서(280)가 연결점 식별자를 등록할 때 FRIA 번호, 링크 번호, 가입자 번호, DLCI 를 제어 레지스터에 입력하고 명령 비트를 1(등록)로 한 후 상태 레지스터 비트가 0이면 명령 결과 비트를 확인하여 명령 결과가 O.K 이면 상기 CAM(220, 221)에 등록된 연결점 식별자를 관리하기 위하여 조회를 수행하는 회로와;

상방향 셀 흐름 인터페이스로부터 입력되는 사용자 셀에 대한 연결점 식별자를 구하기 위하여 23.4747MHz 클럭을 계수하여 그 계수 값에 따라 CAM 기록 인에이블신호, CAM 칩 인에이블 신호, CAM 명령/데이터 신호 등의 제어 신호를 발생하고, 16 비트 데이터 버스를 액세스하여 FRIA로부터 입력되는 20 비트의 헤더 변수에 대한 연결점 식별자를 조회하고, CAM에서 출력되는 매치 플래그를 검사하는 CAM 제어 회로와;

연결점 식별자별로 사용자 트래픽 감시를 수행하기 위한 상기 UPC(224)가 요구하는 셀 형태로 변환하는 회로와; 및

상기 셀 형태로 변환된 셀을 상기 UPC FIFO(223)에 저장하는 회로를 포함한 것을 특징으로 하는 프레임 릴레이 망 연동용 ATM 스위치 정합장치.
제 1 항에 있어서,

상기 사용자 파라메터 제어기(UPC)(224)는,

상기 UPC FIFO(223)에 저장된 셀을 UTOPIA 인터페이스로 액세스하여 협약된 트래픽 파라미터 준수 여부를 검사하고, 셀 폐기율(CLP)=1 또는 CLP=0 인 셀에 대하여 위반된 셀을 태깅 하거나 셀을 폐기하고 연결점 별로 전체 셀, CLP=0 인 셀, 위반 셀 등을 계수하여 UPC 메모리(225∼228)에 저장하며, 트래픽 파라미터를 준수한 셀을 UFIFO(230)에 저장하는 회로를 포함한 것을 특징으로 하는 프레임 릴레이 망 연동용 ATM 스위치 정합장치.
제 1 항에 있어서,

상기 셀 다중화기(MUX)(232)는,

상기 클럭 수신기(240)로 부터 입력되는 23.4747MHz를 0부터 63의 범위로 계수하여 셀 시작 신호인 셀 동기 신호의 발생시기, UFIFO(230) 및 ITFIFO(231)에 셀이 저장되었는지를 검사하는 시기, ATM 링크 제어 필드인 8 바이트 추가 시기, EHEC 바이트를 셀 헤더의 8 번째 바이트 영역에 삽입하는 시기, 데이터 전송 시기 값을 제공하는 모듈클럭 계수 회로와;

데이타 레지스터에 저장된 헤더 7 바이트에 대하여 다항식 X⁸+X²+X+1의EHEC 바이트를 생성하는 EHEC 발생 회로와;

상기 UFIFO 및 ITFIFO에서 출력되는 셀의 헤더에서 연결식별자를 참조하여 헤더변환테이블의 해당 어드레스에 저장된 라우팅 정보 및 출력 VPI/VCI를 뽑아 내어 IMI 포맷으로 된 시스템 내부 셀을 모듈 클럭에 동기 시켜 LTRI(241)로 전송하는 회로와; 및

상기 CCCP(500)로 부터 전송되는 헤더변환 테이블의 데이터를 프로세서(280)가 DPRAM에 저장하고 저장된 데이터를 프로세서(280)가 읽어 볼 수 있게 하는 프로세서 인터페이스 회로를 포함한 것을 특징으로 하는 프레임 릴레이 망 연동용 ATM 스위치 정합장치.
제 1 항에 있어서,

상기 셀 역다중화기(DMUX)(290)는,

상기 LTRI(241)에서 제공하는 셀 동기신호가 로우일 때 수신클럭 계수 값을 초기화 하고 수신클럭이 상승 천이를 할때 마다 클럭계수를 1씩 증가하여 0부터 63까지의 범위를 가지는 수신클럭 계수 회로와;

상기 LTRI(241)로 부터 수신된 시스템 내부 셀에서 CET 비트를 참조하여 사용자 셀과 IPC 셀을 식별하고 사용자 셀에 대하여는 셀의 헤더 PTI 영역의 비트를 검사하여 100 또는 101의 값을 가지면 OAM 셀이므로 라우팅 정보 3 바이트와 ATM 링크 제어 필드 8 바이트를 제거하며, 헤더 4 바이트에 대한 HEC를 계산하여 HEC 필드에 삽입하여 53 바이트의 OAM 셀을 IRFIFO에 저장하는 기능을 가진 회로와;

상기에서 IPC 셀인 경우 OAM 셀과 같은 절차를 거쳐 IRFIFO((291)에 저장하는 기능을 가진 회로와;

상기에서 사용자 셀인 경우 사용자 셀은 하방향 셀 흐름 버스를 통하여 FRIA로 전송하므로 8 비트 버스 데이터를 16 비트 버스 데이터로 변환하고, ATM 링크 제어 필드인 8 바이트를 제거하여 28 워드의 사용자 셀을 전송하며, 전송되는 사용자 셀이 FRIA0∼FRIA15중 어느 FRIA 인지를 지정하여 주는 16 비트로 구성된 비트 맵을 28 워드 사용자 셀의 첫번째 위치에 추가 전송하는 회로와;

시스템 내부 셀에 대한 기수 패리티 비트를 매 클럭 마다 생성하여 LTRI로 부터 입력된 기수패리티 비트와 같은지를 검사하고 패리티 오류인 경우 프로세서로 알리는 기수 패리티 검사 회로를 포함한 것을 특징으로 하는 프레임 릴레이 망 연동용 ATM 스위치 정합장치.