KR100291006B1 - 프레임 릴레이와 비동기전송모드의 연동장치 - Google Patents

프레임 릴레이와 비동기전송모드의 연동장치 Download PDF

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Abstract

본 발명은 프레임 릴레이와 비동기전송모드의 연동에 따른 부하를 두 개의 프로세서가 분담하는 내부접속버스를 채용한 연동장치에 관한 것으로, 주프로세서가 비동기전송모드 셀에 의해 프레임 릴레이 패킷을 생성하기 위한 일련의 제어 기능을 수행하도록 하고, 부프로세서가 프레임 릴레이 패킷에 의해 비동기전송모드 셀을 생성하기 위한 일련의 제어 기능을 수행하도록 하는 연동장치를 구현함으로서 연동장치의 처리 성능이 개선됨에 따라 고속의 가입자 링크를 수용할 수 있고, 종래 보다 많은 저속의 가입자 링크를 수용할 수 있는 장점이 있다.

Description

프레임 릴레이와 비동기전송모드의 연동장치{APPARATUS FOR INTERWORKING IN FRAME RELAY-ATM}
본 발명은 프레임 릴레이와 비동기전송모드의 연동장치에 관한 것으로, 특히 프레임 릴레이와 비동기전송모드의 연동에 따른 부하를 두 개의 프로세서가 분담하는 연동장치에 관한 것이다.
최근 들어 반도체, 컴퓨터, 전송, 교환 등 전 분야에 걸친 기술의 급속한 발전에 힘입어 통신망은 더욱더 고속화, 다양화 및 광역화되어 가고 있는 추세이며, 상기 통신망을 이용한 통신서비스는 단순한 음성 통신에서 데이터, 그래픽, 화상, 영상 등의 다중 매체 통신서비스로 세분화되고 있다.
또한 상기한 통신서비스를 제공하기 위한 데이터 통신망의 전송 속도는 수 kbps의 저속 통신에서 수백 Mbps로 고속화되고 있으며, 서비스 제공범위는 도시 영역에서 전 세계적인 영역으로 광역화되어 가고 있다.
따라서, 상기한 추세에 대응하여 세계적으로 고속 데이터 통신에 대한 연구 개발이 진행되고 있다. 상기 고속 데이터 통신 기술의 대표적인 예로는 프레임 릴레이(Frame Relay), 도회지 지역 통신망(MAN; Metropolitan Area Network), 스위치드 멀티-메가비트 데이터 서비스(SMDS; Switched Multi-Megabit Data Service), 비동기전송모드(ATM; Asynchronous Transfer Mode) 등이 있다.
통상적으로 프레임 릴레이(Frame Relay)는 근거리 통신망(LAN; Local Area Network)간 상호 접속과 같이 고속의 방대한 트래픽 접속 요구에 응하기 위해, 통신망 측에서는 오류 제어, 흐름 제어 등의 기능을 최소화하여 고속 전송을 가능하게 한 기술이다.
한편, ATM은 거대한 공중망에 사용하기 위한 것으로, 정보 신호를 균등한 크기로 잘라 ATM 셀을 구성하여 가상 채널을 통해서 전달하는 기술이다.
하지만, ATM 망을 구축하는 데에는 막대한 투자와 시간이 소요됨에 따라 단기적인 측면에서는 프레임 릴레이에 의한 고속 데이터 통신이 이루어질 것이며, 장기적인 측면에서는 ATM으로 점차 변화되는 구도를 가지게 될 것이다.
이렇게 볼 때, 고속 데이터 통신 산업이 진화하는 단계에서 프레임 릴레이와 ATM이 공존하게 되는 경우가 발생할 수 있으며, 이러한 상황이 발생할 경우에는 서로 상이한 프로토콜(protocol)을 사용하는 프레임 릴레이와 ATM은 호환이 불가능하게 된다.
따라서, 상이한 프로토콜을 사용하는 프레임 릴레이와 ATM이 상호 호환이 가능하도록 구현할 필요가 있는데, 상기와 같은 필요에 의해 제시된 기술이 프레임 릴레이와 ATM의 연동장치이다. 보다 명확하게 설명하면, ATM 교환기에서의 프레임 릴레이 연동장치는 프레임 릴레이 프로토콜 데이터와 ATM 셀 데이터를 처리하여 서로 상대 프로토콜 데이터로 변환하는 기능을 수행하는 장치이다.
위와 같은 취지에 의해 종래 구현되어진 프레임 릴레이와 ATM 간의 연동장치의 구성은 도 1과 도 2에 도시한 바와 같다.
상기 도 1은 버스조정로직을 이용하여 프레임 릴레이와 ATM의 연동장치를 구현한 일 예를 도시한 도면이며, 상기 도 2는 내부접속버스(PCI 버스; Peripheral Component Interconnect Bus)를 채용하여 프레임 릴레이와 ATM의 연동장치를 구현한 일 예를 도시한 도면이다. 즉, 상기 도 1과 도 2는 종래 프레임 릴레이와 ATM 간 연동장치에서의 주요 구성 요소와 함께 사용자 패킷 데이터의 경로를 도시하고 있다.
하지만, 상기 도 1에 도시한 구성을 가지는 연동장치의 경우에는 하이레벨 데이터링크 컨트롤러(HDLC; High-level Data Link Controller, 이하 'HDLC 제어부'라 칭함)(114)와 셀 분할/조립(SAR; Segmentation and Reassembly) 제어부(118) 간의 복잡한 버스조정로직이 필요하고, 일반적인 버스를 사용함에 따라 사용자 패킷 전달 성능이 낮아 처리 속도가 떨어지는 문제점이 있었다. 또한, 하나의 프로세서에서 HDLC 제어부(114)와 SAR 제어부(118)의 제어를 행함에 따라 처리 부하가 커지게 되어 많은 링크를 수용할 수 없었다. 예를 들면, T1/E1급 저속 링크를 2개정도 처리가 가능하다.
이에 반하여, 상기 도 2에 도시한 구성을 가지는 연동장치는 PCI 버스를 사용함에 따라 버스조정로직이 필요치 않고 사용자 패킷 전달 성능이 높아 도 1에 도시한 구조를 가지는 연동장치에 비해 개선된 형태라 할 수 있다.
하지만, 하나의 프로세서에서 HDLC 제어부(114)와 SAR 제어부(118)의 제어를 행함은 도 1에 도시한 구조의 연동장치와 동일함에 따라 프로세서의 처리 부하 증대로 많은 링크를 수용할 수 없다는 동일한 문제점을 가지게 된다. 예를 들면, T1/E1급 저속 링크를 4개정도 처리가 가능하다.
상술한 바와 같이 프레임 릴레이-ATM 연동장치에서는 프레임 릴레이 데이터 처리와 ATM 셀 데이터 처리 및 상기 두 가지 데이터 처리에 따른 프로토콜 데이터간의 연동기능을 수행하여야 한다.
하지만 앞에서 개시한 기능을 하나의 프로세서에 의해 수행하게 되면 프로세서의 처리 부하가 높아 고속의 링크를 수용하는데 어려움이 있으며, T1/E1 등과 같은 저속 링크 또한 많이 수용하기가 어렵다는 문제점이 있다.
따라서, 본 발명은 목적은 상기한 바와 같은 문제점을 해결하기 위한 프레임 릴레이와 비동기전송모드간의 연동장치를 제공함에 있다.
본 발명의 다른 목적은 프레임 릴레이와 비동기전송모드간의 연동에 따라 발생하는 부하를 서로 상이한 두 개의 프로세서를 이용하여 분담하여 처리하는 연동장치를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 제1견지에 따른 본 발명은 주프로세서가 하이 레벨 데이터링크 컨트롤러로부터 제공되는 프레임 릴레이 헤더정보를 에이티엠 셀 헤더 정보로 변환하여 주프로세서 로컬버스로 출력하고, 상기 주프로세서 로컬버스를 통해 제공되는 프레임 릴레이 헤더정보를 상기 하이 레벨 데이터링크 컨트롤러로 제공하도록 하며,
부프로세서는 셀 분할/조립 제어부로부터 제공되는 에이티엠 셀 헤더정보를 프레임 릴레이 헤더 정보로 변환하여 부프로세서 로컬버스로 출력하고, 상기 부프로세서 로컬버스를 통해 제공되는 에이티엠 셀 헤더 정보를 상기 셀 분할/조립 제어부로 제공하도록 하며,
내부 프로세서간 통신 메모리를 추가하여 상기 주프로세서와 상기 부프로세서의 명령에 의해 상기 주프로세서 로컬버스와 상기 부프로세서 로컬버스간의 프레임 릴레이 헤더정보와 에이티엠 헤더정보를 상호 전달하도록 하는 내부접속버스 인터페이스를 채용한 프레임 릴레이와 비동기전송모드의 연동장치를 구현하였다.
상기한 바와 같은 목적을 달성하기 위한 제2견지에 따른 본 발명은 주프로세서가 하이 레벨 데이터링크 컨트롤러로부터 제공되는 프레임 릴레이 헤더정보를 주프로세서 로컬버스로 출력하고, 상기 주프로세서 로컬버스를 통해 제공되는 에이티엠 헤더정보를 프레임 릴레이 헤더정보로 변환하여 상기 하이 레벨 데이터링크 컨트롤러로 제공하도록 하며,
부프로세서는 셀 분할/조립 제어부로부터 제공되는 에이티엠 셀 헤더정보를 부프로세서 로컬버스로 출력하고, 상기 부프로세서 로컬버스를 통해 제공되는 프레임 릴레이 헤더정보를 에이티엠 헤더정보로 변환하여 상기 셀 분할/조립 제어부로 제공하도록 하며,
내부 프로세서간 통신 메모리를 추가하여 상기 주프로세서와 상기 부프로세서의 명령에 의해 상기 주프로세서 로컬버스와 상기 부프로세서 로컬버스간의 프레임 릴레이 헤더정보와 에이티엠 헤더정보를 상호 전달하도록 하는 내부접속버스 인터페이스를 채용한 프레임 릴레이와 비동기전송모드의 연동장치를 구현하였다.
도 1은 종래 버스조정로직을 이용한 프레임 릴레이와 비동기전송모드의 연동장치에 따른 구성의 일 예를 도시한 도면.
도 2는 종래 내부접속버스를 채용한 프레임 릴레이와 비동기전송모드의 연동장치에 따른 구성의 일 예를 도시한 도면.
도 3은 본 발명의 일 실시 예로 프레임 릴레이와 비동기전송모드의 연동장치에 따른 구성을 도시한 도면.
도 4는 프레임 릴레이 방식에서 사용되는 프레임의 통상적인 구성에 있어 일 예를 도시한 도면.
도 5는 비동기전송모드에서 사용되는 셀의 통상적인 구성에 있어 일 예를 도시한 도면.
이하 본 발명의 일 실시 예에 따라 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
우선, 본 발명의 일 실시 예로 프레임 릴레이와 비동기전송모드의 연동장치에 따른 구성은 도 3에 도시한 바와 같다.
상기 도 3을 통해 살펴보면, 본 발명에 따른 연동장치의 구성은 앞에서 PCI 버스를 채용하여 프레임 릴레이와 ATM의 연동장치의 구성을 도시한 도 2에서 하나의 프로세서로 구현하였던 것을 주프로세서(310)와 부프로세서(320)로 구분되는 두 개의 프로세서로 구성하고, 상기 주프로세서(310)와 부프로세서(320)가 공유할 수 있는 내부 프로세서간 통신 메모리(이하 ' 내부 IPC 메모리'라 칭함)(330)를 추가하였다.
상기 IPC 메모리(330)는 상기 주프로세서(310)와 부프로세서(320)에서 모두 억세스가 가능한 듀얼 포트 램(DPRAM)을 사용한다. 또한, 상기 주프로세서(310)와 부프로세서(320)가 연동하여 동작할 수 있도록 하는 제어 프로그램을 추가하였다.
즉, 본 발명은 연동장치에서 제공하는 기능으로 크게 HDLC(High-level Data Link Controller) 처리 기능, SAR 처리 기능 및 연동기능으로 구분하였다. 그리고, 상기 기능 중 HDLC 처리 기능과 프레임 릴레이-ATM 간의 연동기능을 주프로세서(310)가 담당하고, SAR 처리 기능과 ATM-프레임 릴레이 연동기능을 부프로세서(320)가 담당하도록 구현하였다. 한편, 상위 프로세서 블록(도면상에 도시하지 않음)과의 제어정보는 외부 프로세서간 통신 메모리(이하 '외부 IPC 메모리'라 칭함)(312)를 통하여 주프로세서(310)가 처리하고, 필요한 정보를 내부 IPC 메모리(330)를 통하여 부프로세서(320)에게 전달하는 방식으로 IPC 통신이 수행된다.
상기 주프로세서(310)는 주프로세서 로컬버스를 통해 상기 외부 IPC 메모리(312) 및 내부 IPC 메모리(330)와의 데이터를 전송하며, 상기 부프로세서(320)는 부프로세서 로컬버스를 통해 상기 내부 IPC 메모리(330)와의 데이터를 전송한다.
상기한 본 발명에 따른 구성을 보다 구체적으로 설명하면, T1/E1 링크를 통해 전송되는 프레임 릴레이 패킷은 정합부(318)를 거쳐 하이 레벨 데이터 링크 제어부(High-level Data Link Controller, 이하 'HDLC 제어부'로 칭함)(316)로 수신되며, 상기 HDLC 제어부(316)로부터 출력되는 프레임 릴레이 패킷은 상기 정합부(318)를 거쳐 T1/E1 링크로 송신된다.
상기 프레임 패킷을 수신한 HDLC 제어부(316)는 수신한 프레임 패킷에 대해 에러 체크를 행한 후 상기 프레임 패킷으로부터 사용자 데이터를 분리하여 PCI 버스로 출력함과 더불어 프레임 패킷 수신을 알리는 인터럽트를 발생한다. 또한, 프레임 패킷을 송신하기 위한 상기 HDLC 제어부(316)는 상기 정합부(318)를 통해 T1/E1 링크로 출력할 프레임 패킷을 상기 PCI 버스를 통해 수신하여 송신에 따른 소정 처리를 행하게 된다. 이때, 상기 사용자 데이터는 프레임 릴레이의 서비스 방식에 따라 상이하다. 즉, 프레임 릴레이 서비스 방식이 네트워크(network) 연동 방식인 경우에는 사용자 정보와 헤더를 포함한 개념이며, 서비스 연동 방식인 경우에는 순수한 사용자 정보만을 의미한다. 한편, 상기 HDLC 제어부(316)는 상기 PCI 버스와의 인터페이스를 위한 PCI 인터페이스(도면상에 빗금으로 표시함)를 구비한다.
ATM 링크(ATM 스위치측)를 통해 전송되는 ATM 셀은 SAR 제어부(324)로 수신되며, 상기 SAR 제어부(324)로부터 출력되는 ATM 셀은 상기 ATM 링크로 송신된다. 상기 SAR 제어부(324)는 ATM 링크를 통해 수신한 ATM 셀에 대해 에러 체크를 행한 후 수신한 ATM 셀을 재결합하여 사용자 데이터로 구성한 후 상기 PCI 버스로 출력하며, 상기 PCI 버스로부터 제공받은 사용자 데이터를 소정 바이트로 분할하여 ATM 셀을 구성하여 ATM 링크로 출력한다. 한편, 상기 SAR 제어부(324)는 상기 PCI 버스와의 인터페이스를 위한 PCI 인터페이스(도면상에 빗금으로 표시함)를 구비한다.
패킷 메모리(328)는 PCI 버스 상에 위치하여 상기 HDLC 제어부(316)와의 사용자 프레임 데이터 또는 상기 SAR 제어부(324)와의 ATM 셀 경로와 상기 주프로세서(310) 및 부프로세서(320)들의 제어 정보 경로와 분리되며, 사용자 데이터를 고속 처리가 가능한 PCI 버스 내에서 전달되도록 하였다. 이를 위해서 PCI 버스와 상기 패킷 메모리(328)간에 브릿지 기능을 수행하는 로직이 필요한데, 이를 도면에서 PCI 메모리 브릿지(326)라 도시하였다.
한편, 앞에서 개시한 주프로세서(310)의 데이터 전송 경로에 해당하는 주프로세서 로컬버스와 상기 부프로세서(320)의 데이터 전송 경로에 해당하는 부프로세서 로컬버스는 각각 PCI 버스 브릿지(314,322)를 거쳐 PCI 버스와 데이터를 전송하게 된다. 이때 상기 PSI 버스 브릿지(314,322)는 각각 상기 PCI 버스와의 인터페이스를 위한 PCI 인터페이스(도면상에 빗금으로 표시함)를 구비한다.
상기 주프로세서(310)는 프레임 릴레이 측으로부터 수신되는 프레임 패킷에 대한 HDLC 처리와 ATM 셀을 프레임 릴레이 패킷으로 변환하기 위한 일련의 제어를 행하게 된다.
보다 구체적으로 살펴보면, 프레임 패킷의 수신에 의해 인터럽트를 받게 되면, 상기 인터럽트에 응답하여 수신한 프레임 패킷의 헤더 정보와 함께 상기 수신된 프레임 패킷의 사용자 정보가 저장된 패킷 메모리(328)의 시작 주소와 사용자 정보의 크기 정보를 요구한다. 상기 프레임 패킷의 헤더 정보는 HDLC 제어부(316)로부터 제공받으며, 상기 시작 주소와 크기 정보는 패킷 메모리(328)로부터 제공받는다. 상기 시작 주소와 크기 정보는 프레임 패킷의 사용자 프레임 데이터가 기록된 패킷 메모리(328)의 시작 주소와 상기 사용자 프레임 데이터의 크기를 지칭하는 용어이다. 한편, 상기 제공받은 프레임 패킷의 헤더 정보와 시작 주소 및 크기 정보는 상기 주프로세서(310)에 의해 주프로세서 로컬버스를 통해 내부 IPC 메모리(330)에 기록된다.
또한, 상기 주프로세서 로컬버스를 통해 상기 내부 IPC 메모리(330)로부터 ATM 셀 헤더정보와 시작 주소 및 크기 정보를 제공하게 되면 상기 주프로세서(310)는 이를 프레임 릴레이 헤더정보로 변환하게 된다. 상기 변환한 프레임 릴레이 헤더정보는 상기 주프로세서 로컬버스와 PCI 버스 브릿지(314) 및 PCI 버스를 거쳐 상기 HDLC 제어부(316)로 제공된다. 한편, ATM 셀에 의해 사용자 데이터가 저장된 패킷 메모리의 주소와 크기를 알리는 상기 시작 주소 및 크기 정보에 의해 상기 패킷 메모리(328)를 억세스하여 해당 사용자 데이터가 상기 HDLC 제어부(316)로 제공될 수 있도록 한다.
부프로세서(320)는 ATM 측으로부터 수신되는 ATM 셀에 대한 SAR 처리와 프레임 릴레이 패킷을 ATM 셀로 변환하기 위한 일련의 제어를 행하게 된다.
보다 구체적으로 살펴보면, ATM 셀의 수신에 의해 상기 SAR 제어부(324)로부터 인터럽트를 받게 되면, 상기 인터럽트에 응답하여 수신한 ATM 셀의 헤더 정보와 함께 상기 수신된 ATM 셀의 사용자 데이터가 저장된 패킷 메모리(328)의 시작 주소와 사용자 정보의 크기 정보를 요구한다. 상기 ATM 셀의 헤더 정보는 SAR 제어부(324)로부터 제공받으며, 상기 시작 주소와 크기 정보는 패킷 메모리(328)로부터 제공받는다. 상기 시작 주소와 크기 정보는 ATM 셀의 사용자 데이터가 기록된 패킷 메모리(328)의 시작 주소와 상기 사용자 데이터의 크기(ATM 셀의 경우 통상적으로 48바이트임)를 지칭하는 용어이다. 한편, 상기 제공받은 ATM 셀의 헤더 정보와 시작 주소 및 크기 정보는 상기 부프로세서(320)에 의해 부프로세서 로컬버스를 통해 내부 IPC 메모리(330)에 기록된다.
또한, 상기 부프로세서 로컬버스를 통해 상기 내부 IPC 메모리(330)로부터 프레임 릴레이 패킷의 헤더정보와 시작 주소 및 크기 정보를 제공하게 되면 상기 주프로세서(310)는 이를 ATM 셀 헤더정보로 변환하게 된다. 상기 변환한 ATM 셀 헤더정보는 상기 부프로세서 로컬버스와 PCI 버스 브릿지(322) 및 PCI 버스를 거쳐 상기 SAR 제어부(324)로 제공된다. 한편, 프레임 릴레이 패킷에 의해 사용자 프레임 데이터가 저장된 패킷 메모리의 주소와 크기를 알리는 상기 시작 주소 및 크기 정보에 의해 상기 패킷 메모리(328)를 억세스하여 해당 사용자 프레임 데이터가 상기 SAR 제어부(324)로 제공될 수 있도록 한다.
상기한 바와 같이 본 발명의 일 실시 예에 따른 구성은 종래 내부접속버스를 채용한 연동장치의 프로세서를 주프로세서(310)와 부프로세서(320)로 양분하고, 상기 주프로세서(310)와 부프로세서(320)간의 데이터를 공류할 수 있도록 내부 IPC 메모리(330)를 추가한 구성임을 알 수 있다.
한편, 프레임 릴레이 패킷 구성의 일 예는 도 4에 도시한 바와 같으며, ATM 셀 구성의 일 예는 도 5에 도시한 바와 같다.
상기 도 4를 참조하여 헤더와 정보영역(사용자 프레임 데이터) 등으로 구성된 프레임 패킷의 구성 중 헤더를 구성하는 헤더 정보를 살펴보면, DLCI(Data Link Connection Identifier), EA(Extended Address), FECN(Forward Explicit Congestion Notification), BECD(Backward Explicit Congestion Notification), DE(Discard Eligibility) 및 C/R(Command/Response) 등으로 구성됨을 알 수 있다. 상기와 같은 구성을 가지는 헤더는 2옥텟 주소 배정에 따른 구성을 일 예로서 도시하고 있다.
상기 DLCI는 주소 지정 기능에 사용되며, EA는 주소 지정 구간 확장시에 사용된다. 또한, FECN/BECN, DE는 체증 제어에 사용되며, C/R은 망에서는 사용되지 않고 사용자 장치에서 사용된다. 또한, FCS는 ITU-T 16-CRC를 따르며, 프레임의 오류 발생 유무를 검사하는데 사용된다.
다음으로, 5바이트의 헤더와 사용자 정보를 포함한 48바이트의 유료 부하 공간으로 구성된 ATM 셀의 구성 중 헤더를 구성하는 헤더 정보를 상기 도 5를 통해 설명한다.
상기 셀 헤더의 주요 기능은 ATDM(Asychronous Time Division Multiplexing)된 정보 흐름 내에 존재하는 ATM 셀들 중 동일한 가상 채널에 속하는 셀들을 식별하는 것이다. 이것은 도 5에서 개시하고 있는 VPI(Virtual Path Identifier; 가상 경로 식별번호)와 VCI(Virtual Channel Identifier; 가상 채널 식별번호)로 표시된 기능이다. 이때, 가상 경로는 일정한 경로를 공유하는 가상 채널들의 다발을 의미하고, 셀 헤더는 그 밖의 유료 부하 형태(PT; Payload Type)를 구분해 주고, 셀 포기 순위(CLP; Cell Loss Priority)를 표시해 주며, 헤더 오류 제어(HEC; Header Error Control) 기능을 제공한다. 한편, 셀 헤더는 두가지 형태의 헤더 구조를 가지는데, 첫 번째가 UNI(User Network Interface)에서의 헤더 구조이며, 두 번째가 NNI(Network Node Interface)에서의 헤더 구조이다. 상기 UNI에서는 셀 헤더에 일반 흐름 제어(GFC; Generic Flow Control) 기능도 추가로 제공한다.
이하 상기한 바와 같은 구성을 참조하여 본 발명의 바람직한 일 실시 예에 따른 동작을 상세히 설명하면 다음과 같다.
먼저, T1/E1 링크(프레임 릴레이 측)로부터 수신되는 프레임 릴레이 패킷을 ATM 셀로 변환하는 동작을 살세히 설명한다.
T1/E1 링크를 통해 전송되는 프레임 릴레이 패킷은 정합부(318)를 거쳐 HDLC 제어부(316)로 수신되며, 상기 프레임 릴레이 패킷을 수신한 HDLC 제어부(316)는 수신한 프레임 릴레이 패킷에 대해 에러 체크를 행하게 된다.
상기 에러 체크가 완료되면 상기 HDLC 제어부(316)는 상기 프레임 릴레이 패킷으로부터 사용자 데이터와 헤더정보를 분리하여 PCI 버스로 출력함과 더불어 프레임 패킷 수신을 알리는 인터럽트를 발생한다. 이때 상기 사용자 데이터, 헤더정보 및 인터럽트는 상기 HDLC 제어부(316) 내부에 구비된 PCI 인터페이스를 통해 PCI 버스로 출력된다.
상기 출력된 사용자 데이터는 PCI 버스에 연결된 PCI 메모리 브릿지(326)로 제공되어 패킷 메모리(328)에 저장이 가능한 형태로 처리되어 상기 패킷 메모리(328)의 특정 영역에 저장된다. 이때, 사용자 데이터가 저장된 상기 패킷 메모리(328)의 시작 주소와 크기 정보는 별도로 관리되어야 할 것이다.
한편, 상기 출력된 인터럽트와 프레임 릴레이 헤더 정보는 PCI 버스에 연결된 PCI 버스 브릿지(314)로 제공되어 주프로세서 로컬버스에서 요구하는 데이터 형태로 변환하여 출력된다. 즉, 상기 PCI 버스 브릿지(314)에 의해 PCI 버스와 주프로세서 로컬버스 상에서의 데이터가 공유될 수 있으며, 이때 상기 PSI 버스 브릿지(314)는 상기 PCI 버스와의 인터페이스를 위한 PCI 인터페이스(도면상에 빗금으로 표시함)를 구비한다.
상기 PCI 버스 브릿지(314)를 경유하여 주프로세서 로컬버스로 제공된 인터럽트는 주프로세서(310)로 제공된다. 상기 프레임 패킷의 수신에 의한 인터럽트를 제공받은 주프로세서(310)는 상기 인터럽트에 응답하여 수신한 프레임 패킷의 헤더 정보와 함께 상기 수신된 프레임 패킷의 사용자 정보가 저장된 패킷 메모리(328)의 시작 주소와 사용자 정보의 크기 정보를 요구한다.
상기 프레임 패킷의 헤더 정보는 상기 인터럽트가 제공된 경로와 동일한 경로를 통해 상기 HDLC 제어부(316)로부터 제공받게 되며, 상기 시작 주소와 크기 정보는 패킷 메모리(328)로 요구 명령을 출력하여 상기 패킷 메모리(328)로부터 제공받게 된다. 상기 시작 주소와 크기 정보는 앞에서도 언급한 바와 같지 프레임 패킷의 사용자 프레임 데이터가 기록된 패킷 메모리(328)의 시작 주소와 상기 저장된 사용자 프레임 데이터의 크기를 지칭하는 용어이다.
한편, 상기 제공받은 프레임 패킷의 헤더 정보와 시작 주소 및 크기 정보는 상기 주프로세서(310)에 의해 주프로세서 로컬버스로 출력되며, 상기 출력된 프레임 패킷의 헤더 정보와 시작 주소 및 크기 정보는 내부 IPC 메모리(330)로 제공되어 기록된다.
상기 기록이 완료되면 상기 주프로세서(310)는 전달하고자 하는 데이터가 존재함을 알리기 위한 동작을 행하게 되는데, 이에 따른 동작으로는 상기 내부 IPC 메모리(330)의 특정 비트를 이용하는 방법과 인터럽트를 이용하는 방법이 있을 것이다.
상기 두 가지 방법 중 어느 한가지 방법에 의해 전달받을 데이터가 존재함을 감지하게 되면 부프로세서(320)는 상기 내부 IPC 메모리(330)를 억세스하여 프레임 릴레이 패킷의 헤더정보와 시작 주소 및 크기 정보의 전송을 요구한다.
상기 요구에 의해 상기 내부 IPC 메모리(330)는 저장된 프레임 릴레이 패킷의 헤더정보와 시작 주소 및 크기 정보를 부프로세서 로컬버스로 출력된다. 상기 부프로세서 로컬버스로 출력된 프레임 릴레이 패킷의 헤더정보와 시작 주소 및 크기 정보는 부프로세서(320)으로 제공된다.
상기 프레임 릴레이 패킷의 헤더정보와 시작 주소 및 크기 정보를 제공받은 상기 부프로세서(320)는 이를 ATM 셀 헤더정보로 변환하게 된다. 이에 대해 간략하게 설명하면, 도 4에 도시한 프레임 릴레이 패킷의 헤더정보 중 DLCI에 의해 도 5에 도시한 ATM 셀 헤더정보 중 VPI,VCI를 생성하게 된다. 또한, 상기 프레임 릴레이 패킷의 헤더정보 중 DE에 의해 ATM 셀 헤더정보 중 CLP를 생성하게 된다. 그 외 상기 프레임 릴레이 패킷의 헤더정보의 구성으로부터 상기 ATM 셀 헤더정보의 구성을 생성하는 것은 이미 공지된 기술임에 따라 상세한 설명은 생략한다.
상기 ATM 셀 헤더정보로의 변환이 완료되면 상기 부프로세서(320)는 상기 변환한 ATM 셀 헤더정보를 상기 부프로세서 로컬버스로 출력한다. 상기 출력된 ATM 셀 헤더정보와 상기 시작 주소 및 크기 정보는 PCI 버스 브릿지(322)를 경유하여 PCI 버스로 제공된다.
한편, 상기 PCI 버스로 제공된 ATM 셀의 헤더정보는 상기 SAR 제어부(324)로 제공되며, 상기 시작 주소 및 크기 정보는 상기 PCI 메모리 브릿지(326)를 통해 상기 패킷 메모리(328)로 제공된다. 상기 시작 주소 및 크기 정보를 수신한 패킷 메모리(328)는 상기 시작 주소로부터 상기 크기 정보만큼의 사용자 프레임 데이터를 독출하여 출력한다. 상기 패킷 메모리(328)로부터 출력된 사용자 프레임 데이터는 상기 PCI 메모리 브릿지(326)를 거쳐 상기 PCI 버스로 출력된다. 상기 PCI 버스로 출력된 사용자 프레임 데이터는 내부에 구비된 PCI 인터페이스를 통해 상기 SAR 제어부(324)로 제공된다.
즉, 프레임 릴레이 패킷에 의해 사용자 프레임 데이터가 저장된 패킷 메모리(328)의 주소와 크기를 알리는 상기 시작 주소 및 크기 정보에 의해 상기 패킷 메모리(328)를 억세스하여 해당 사용자 프레임 데이터가 상기 SAR 제어부(324)로 제공될 수 있도록 한다.
한편, 상기 PCI 버스로부터 사용자 프레임 데이터를 제공받은 상기 SAR 제어부(324)는 상기 사용자 프레임 데이터를 소정 바이트(48바이트)로 분할하게 된다. 상기 소정 바이트로의 분할이 완료되면 상기 SAR 제어부(324)는 상기 부프로세서(320)로부터 제공된 ATM 셀 헤더정보를 상기 분할된 소정 바이트의 사용자 데이터에 추가하여 완전한 ATM 셀을 생성하게 된다.
상기 생성된 ATM 셀은 상기 SAR 제어부(324)로부터 출력되며, 상기 출력된 ATM 셀은 상기 ATM 링크로 송신된다.
다음으로, ATM 스위치(ATM 측)로부터 수신되는 ATM 셀을 프레임 릴레이 패킷으로 변환하는 동작을 상세히 설명한다.
ATM 링크(ATM 스위치측)를 통해 전송되는 ATM 셀은 SAR 제어부(324)로 수신되며, 상기 SAR 제어부(324)는 ATM 링크를 통해 수신한 ATM 셀에 대해 에러 체크를 행하게 된다. 상기 에러 체크가 완료되면 상기 SAR 제어부(324)는 수신한 ATM 셀을 재결합하여 사용자 데이터로 구성한 후 상기 PCI 버스로 출력하며, 상기 ATM 셀로부터 분해된 헤더정보 및 인터럽트 또한 상기 PCI 버스로 출력된다. 이때 상기 사용자 데이터, 헤더정보 및 인터럽트는 상기 SAR 제어부(324) 내부에 구비된 PCI 인터페이스를 통해 PCI 버스로 출력된다.
상기 출력된 사용자 데이터는 PCI 버스에 연결된 PCI 메모리 브릿지(326)로 제공되어 패킷 메모리(328)에 저장이 가능한 형태로 처리되어 상기 패킷 메모리(328)의 특정 영역에 저장된다. 이때, 사용자 데이터가 저장된 상기 패킷 메모리(328)의 시작 주소와 크기 정보는 별도로 관리되어야 할 것이다.
한편, 상기 출력된 인터럽트와 ATM 셀의 헤더 정보는 PCI 버스에 연결된 PCI 버스 브릿지(322)로 제공되어 부프로세서 로컬버스에서 요구하는 데이터 형태로 변환하여 출력된다. 즉, 상기 PCI 버스 브릿지(322)에 의해 PCI 버스와 부프로세서 로컬버스 상에서의 데이터가 공유될 수 있으며, 이때 상기 PSI 버스 브릿지(322)는 상기 PCI 버스와의 인터페이스를 위한 PCI 인터페이스(도면상에 빗금으로 표시함)를 구비한다.
상기 PCI 버스 브릿지(322)를 경유하여 부프로세서 로컬버스로 제공된 인터럽트는 부프로세서(320)로 제공된다. 상기 ATM 셀의 수신에 의한 인터럽트를 제공받은 부프로세서(320)는 상기 인터럽트에 응답하여 수신한 ATM 셀의 헤더 정보와 함께 상기 수신된 ATM 셀의 사용자 데이터가 저장된 패킷 메모리(328)의 시작 주소와 사용자 정보의 크기 정보를 요구한다.
상기 ATM 셀의 헤더 정보는 상기 인터럽트가 제공된 경로와 동일한 경로를 통해 상기 SAR 제어부(324)로부터 제공받게 되며, 상기 시작 주소와 크기 정보는 패킷 메모리(328)로 요구 명령을 출력하여 상기 패킷 메모리(328)로부터 제공받게 된다. 상기 시작 주소와 크기 정보는 앞에서도 언급한 바와 같지 ATM 셀의 사용자 데이터가 기록된 패킷 메모리(328)의 시작 주소와 상기 저장된 사용자 데이터의 크기를 지칭하는 용어이다.
한편, 상기 제공받은 ATM 셀의 헤더 정보와 시작 주소 및 크기 정보는 상기 부프로세서(320)에 의해 부프로세서 로컬버스로 출력되며, 상기 출력된 ATM 셀의 헤더 정보와 시작 주소 및 크기 정보는 내부 IPC 메모리(330)로 제공되어 기록된다.
상기 기록이 완료되면 상기 부프로세서(320)는 전달하고자 하는 데이터가 존재함을 알리기 위한 동작을 행하게 되는데, 이에 따른 동작으로는 앞에서 주프로세서(310)의 동작과 동일한 방법에 의해 이루어진다.
전달받을 데이터가 존재함을 감지하게 되면 주프로세서(310)는 상기 내부 IPC 메모리(330)를 억세스하여 ATM 셀의 헤더정보와 시작 주소 및 크기 정보의 전송을 요구한다.
상기 요구에 의해 상기 내부 IPC 메모리(330)는 저장된 ATM 셀의 헤더정보와 시작 주소 및 크기 정보를 주프로세서 로컬버스로 출력된다. 상기 주프로세서 로컬버스로 출력된 ATM 셀의 헤더정보와 시작 주소 및 크기 정보는 주프로세서(310)으로 제공된다.
상기 ATM 셀의 헤더정보와 시작 주소 및 크기 정보를 제공받은 상기 주프로세서(310)는 이를 프레임 릴레이 패킷의 헤더정보로 변환하게 된다. 이에 대해 간략하게 설명하면, 도 5에 도시한 ATM 셀 헤더정보 중 VPI,VCI에 의해 도 4에 도시한 프레임 릴레이 패킷의 헤더정보 중 DLCI를 생성하게 된다. 또한, ATM 셀 헤더정보 중 CLP에 의해 상기 프레임 릴레이 패킷의 헤더정보 중 DE를 생성하게 된다. 그 외 상기 ATM 셀 헤더정보의 구성으로부터 상기 프레임 릴레이 패킷의 헤더정보의 구성을 생성하는 것은 이미 공지된 기술임에 따라 상세한 설명은 생략한다.
상기 프레임 릴레이 패킷의헤더정보로의 변환이 완료되면 상기 주프로세서(310)는 상기 변환한 프레임 릴레이 패킷의 헤더정보를 상기 주프로세서 로컬버스로 출력한다. 상기 출력된 프레임 릴레이 패킷의 헤더정보와 상기 시작 주소 및 크기 정보는 PCI 버스 브릿지(314)를 경유하여 PCI 버스로 제공된다.
한편, 상기 PCI 버스로 제공된 프레임 릴레이 패킷의 헤더정보는 상기 HDLC 제어부(316)로 제공되며, 상기 시작 주소 및 크기 정보는 상기 PCI 메모리 브릿지(326)를 통해 상기 패킷 메모리(328)로 제공된다. 상기 시작 주소 및 크기 정보를 수신한 패킷 메모리(328)는 상기 시작 주소로부터 상기 크기 정보만큼의 사용자 데이터를 독출하여 출력한다. 상기 패킷 메모리(328)로부터 출력된 사용자 데이터는 상기 PCI 메모리 브릿지(326)를 거쳐 상기 PCI 버스로 출력된다. 상기 PCI 버스로 출력된 사용자 데이터는 내부에 구비된 PCI 인터페이스를 통해 상기 HDLC 제어부(316)로 제공된다.
상기 PCI 버스로부터 사용자 프레임 데이터를 제공받은 상기 HDLC 제어부(316)는 상기 사용자 데이터를 프레임 릴레이 패킷이 원하는 소정 바이트로 결합하게 된다. 상기 소정 바이트로의 결합이 완료되면 상기 HDLC 제어부(316)는 상기 주프로세서(310)로부터 제공된 프레임 릴레이 패킷의 헤더정보를 상기 결합된 소정 바이트의 사용자 프레임 데이터에 추가하여 완전한 프레임 릴레이 패킷을 생성하게 된다.
상기 생성된 프레임 릴레이 패킷은 상기 HDLC 제어부(316)로부터 출력되며, 상기 출력된 프레임 릴레이 패킷은 프레임 릴레이 측으로 송신된다.
한편, 앞에서는 주프로세서(310)가 ATM 셀의 헤더정보를 이용하여 프레임 릴레이 패킷의 헤더정보를 생성하며, 부프로세서(320)가 프레임 릴레이 패킷의 헤더정보를 이용하여 ATM 셀의 헤더정보를 생성하는 기능을 수행하는 것으로 본 발명의 일 실시 예에 따른 동작을 설명하였다.
하지만, 본 발명의 다른 실시 예로서 주프로세서(310)가 프레임 릴레이 패킷의 헤더정보를 이용하여 ATM 셀의 헤더정보를 생성하며, 부프로세서(320)가 ATM 셀의 헤더정보를 이용하여 프레임 릴레이 패킷의 헤더정보를 생성하는 기능을 수행하 도록 구현이 가능하다는 것은 자명할 것이다.
상술한 바와 같이 본 발명은 두 개의 프로세서가 프레임 릴레이와 비동기전송모드간의 연동에 의해 발생하는 부하를 서로 분담하여 처리함에 따라 연동장치의 처리 성능을 개선시키는 효과가 있다. 또한, 연동장치의 성능이 개선됨에 따라 고속의 가입자 링크를 수용할 수 있고, 종래 보다 많은 저속의 가입자 링크를 수용할 수 있는 장점이 있다.

Claims (4)

  1. 내부접속버스를 채용한 연동장치에 있어서,
    하이 레벨 데이터링크 컨트롤러로부터 제공되는 프레임 릴레이 헤더정보를 에이티엠 셀 헤더 정보로 변환하여 주프로세서 로컬버스로 출력하고, 상기 주프로세서 로컬버스를 통해 제공되는 프레임 릴레이 헤더정보를 상기 하이 레벨 데이터링크 컨트롤러로 제공하는 주프로세서와,
    셀 분할/조립 제어부로부터 제공되는 에이티엠 셀 헤더정보를 프레임 릴레이 헤더 정보로 변환하여 부프로세서 로컬버스로 출력하고, 상기 부프로세서 로컬버스를 통해 제공되는 에이티엠 셀 헤더 정보를 상기 셀 분할/조립 제어부로 제공하는 부프로세서와,
    상기 주프로세서와 상기 부프로세서의 명령에 의해 상기 주프로세서 로컬버스와 상기 부프로세서 로컬버스간의 프레임 릴레이 헤더정보와 에이티엠 헤더정보를 상호 전달하는 내부 프로세서간 통신 메모리로 구성함을 특징으로 하는 프레임 릴레이와 비동기전송모드의 연동장치.
  2. 프레임 릴레이와 비동기전송모드의 연동장치에 있어서,
    내부접속버스와,
    내부접속버스 인터페이스를 구비하여 프레임 릴레이 패킷을 헤더정보와 사용자 프레임 데이터로 분해하거나 조립하는 하이 레벨 데이터링크 컨트롤러와,
    내부접속버스 인터페이스를 구비하여 에이티엠 셀을 헤더정보와 사용자 데이터로 분할하거나 조립하는 셀 분할/조립 제어부와,
    상기 하이 레벨 데이터링크 컨트롤러로부터 제공되는 사용자 프레임 데이터와 상기 셀 분할/조립 제어부로부터 제공되는 사용자 데이터를 공통으로 저장하는 패킷 메모리와,
    상기 패킷 메모리와 상기 내부접속버스간의 브릿지 기능을 수행하는 내부접속버스 메모리 브릿지와,
    주프로세서 로컬버스와,
    부프로세서 로컬버스와,
    상기 주프로세서 로컬버스와 상기 내부접속버스간의 브릿지 기능을 수행하는 제1내부접속버스 브릿지와,
    상기 부프로세서 로컬버스와 상기 내부접속버스간의 브릿지 기능을 수행하는 제2내부접속버스 브릿지와,
    상기 하이 레벨 데이터링크 컨트롤러로부터 제공되는 프레임 릴레이 헤더정보를 에이티엠 셀 헤더 정보로 변환하여 상기 주프로세서 로컬버스로 출력하고, 상기 주프로세서 로컬버스를 통해 제공되는 프레임 릴레이 헤더정보를 상기 하이 레벨 데이터링크 컨트롤러로 제공하는 주프로세서와,
    상기 셀 분할/조립 제어부로부터 제공되는 에이티엠 셀 헤더정보를 프레임 릴레이 헤더 정보로 변환하여 상기 부프로세서 로컬버스로 출력하고, 상기 부프로세서 로컬버스를 통해 제공되는 에이티엠 셀 헤더 정보를 상기 셀 분할/조립 제어부로 제공하는 부프로세서와,
    상기 주프로세서와 상기 부프로세서의 명령에 의해 상기 주프로세서 로컬버스와 상기 부프로세서 로컬버스간의 프레임 릴레이 헤더정보와 에이티엠 헤더정보를 상호 전달하는 내부 프로세서간 통신 메모리로 구성함을 특징으로 하는 프레임 릴레이와 비동기전송모드의 연동장치.
  3. 내부접속버스를 채용한 연동장치에 있어서,
    하이 레벨 데이터링크 컨트롤러로부터 제공되는 프레임 릴레이 헤더정보를 주프로세서 로컬버스로 출력하고, 상기 주프로세서 로컬버스를 통해 제공되는 에이티엠 헤더정보를 프레임 릴레이 헤더정보로 변환하여 상기 하이 레벨 데이터링크 컨트롤러로 제공하는 주프로세서와,
    셀 분할/조립 제어부로부터 제공되는 에이티엠 셀 헤더정보를 부프로세서 로컬버스로 출력하고, 상기 부프로세서 로컬버스를 통해 제공되는 프레임 릴레이 헤더정보를 에이티엠 헤더정보로 변환하여 상기 셀 분할/조립 제어부로 제공하는 주프로세서와,
    상기 주프로세서와 상기 부프로세서의 명령에 의해 상기 주프로세서 로컬버스와 상기 부프로세서 로컬버스간의 프레임 릴레이 헤더정보와 에이티엠 헤더정보를 상호 전달하는 내부 프로세서간 통신 메모리로 구성함을 특징으로 하는 프레임 릴레이와 비동기전송모드의 연동장치.
  4. 프레임 릴레이와 비동기전송모드의 연동장치에 있어서,
    내부접속버스와,
    내부접속버스 인터페이스를 구비하여 프레임 릴레이 패킷을 헤더정보와 사용자 프레임 데이터로 분해하거나 조립하는 하이 레벨 데이터링크 컨트롤러와,
    내부접속버스 인터페이스를 구비하여 에이티엠 셀을 헤더정보와 사용자 데이터로 분할하거나 조립하는 셀 분할/조립 제어부와,
    상기 하이 레벨 데이터링크 컨트롤러로부터 제공되는 사용자 프레임 데이터와 상기 셀 분할/조립 제어부로부터 제공되는 사용자 데이터를 공통으로 저장하는 패킷 메모리와,
    상기 패킷 메모리와 상기 내부접속버스간의 브릿지 기능을 수행하는 내부접속버스 메모리 브릿지와,
    주프로세서 로컬버스와,
    부프로세서 로컬버스와,
    상기 주프로세서 로컬버스와 상기 내부접속버스간의 브릿지 기능을 수행하는 제1내부접속버스 브릿지와,
    상기 부프로세서 로컬버스와 상기 내부접속버스간의 브릿지 기능을 수행하는 제2내부접속버스 브릿지와,
    상기 하이 레벨 데이터링크 컨트롤러로부터 제공되는 프레임 릴레이 헤더정보를 상기 주프로세서 로컬버스로 출력하고, 상기 주프로세서 로컬버스를 통해 제공되는 에이티엠 헤더정보를 프레임 릴레이 헤더정보로 변환하여 상기 하이 레벨 데이터링크 컨트롤러로 제공하는 주프로세서와,
    상기 셀 분할/조립 제어부로부터 제공되는 에이티엠 셀 헤더정보를 상기 부프로세서 로컬버스로 출력하고, 상기 부프로세서 로컬버스를 통해 제공되는 프레임 릴레이 헤더정보를 에이티엠 헤더정보로 변환하여 상기 상기 셀 분할/조립 제어부로 제공하는 주프로세서와,
    상기 주프로세서와 상기 부프로세서의 명령에 의해 상기 주프로세서 로컬버스와 상기 부프로세서 로컬버스간의 프레임 릴레이 헤더정보와 에이티엠 헤더정보를 상호 전달하는 내부 프로세서간 통신 메모리로 구성함을 특징으로 하는 프레임 릴레이와 비동기전송모드의 연동장치.
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* Cited by examiner, † Cited by third party
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KR20020065224A (ko) * 2001-02-06 2002-08-13 삼성전자 주식회사 프레임 릴레이 서비스 장치의 데이터 흐름 제어 시스템

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KR20020065224A (ko) * 2001-02-06 2002-08-13 삼성전자 주식회사 프레임 릴레이 서비스 장치의 데이터 흐름 제어 시스템

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