KR20000027512A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극을 제조하는데 있어서, 열공정시 불소 이온이 게이트 절연막내에 침투하는 것을 방지하여, 누설 전류를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상부에 불순물이 도핑된 폴리실리콘층을 형성하는 단계와, 상기 도핑된 폴리실리콘층 상부에 텅스텐 실리사이드막을 형성하는 단계와, 상기 반도체 기판 결과물을 소정 시간동안 열처리하는 단계, 상기 텅스텐 실리사이드막과 불순물이 도핑된 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계를 포함하며, 상기 열처리 하는 단계는 상기 텅스텐 실리사이드막이 형성된 챔버내에서 1000 내지 1200℃가 될 때까지 50℃∼200℃/min의 속도로 온도를 상승시킨다음, 5분 내지 1시간동안 열처리 공정을 실시하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 소자의 게이트 전극 제조방법에 관한 것이다.
최근 디램 소자가 고집적되어 감에 따라 전극의 선폭은 점점 작아지고, 더욱 높은 신호 처리 속도를 가질수 있는 전극이 요구된다.
따라서, 종래에는 이러한 게이트 전극 및 비트 라인을 도핑된 폴리실리콘막과 실리사이드막을 적층하여 사용하였다.
여기서, 종래의 게이트 전극 제조방법에 대하여, 도 1a 및 도 1b 참조로하여 자세히 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)상에 게이트 절연막(2)을 공지의 방식으로 형성한다음, 그 상부에 소정의 불순물이 포함된 폴리실리콘층(3)을 소정 두께로 형성한다. 그 다음에, 폴리실리콘층(3) 상부에 전도성 개선용 텅스텐 실리사이드막(4)을 소정 두께로 증착한다. 이때, 텅스텐 실리사이드막(4)은 WF6가스를 이용하여 텅스텐막을 증착한다음, 소정의 열처리 공정을 실시하여, 텅스텐막과 도핑된 폴리실리콘층(3)이 반응되도록 하여 형성한다. 그후, 텅스텐 실리사이드막(4) 상부에 게이트 전극을 한정하기 위한 포토레지스트 패턴(5)을 공지의 포토리소그라피 방식에 의하여 형성한다.
그러고나서, 이 포토레지스트 패턴(5)을 마스크로 이용하여, 도 1b에 도시된 바와 같이, 텅스텐 실리사이드막(4)과 폴리실리콘막(3) 및 게이트 절연막(2)을 패터닝하여, 게이트 전극(6)을 형성한다.
그러나, 상기한 방법으로 게이트 전극을 제조하게 되면, 다음과 같은 문제점이 발생된다.
먼저, 텅스텐 실리사이드막의 형성시, 소스 가스인 WF6가스로부터 불소 이온(F)이 부산물로 발생된다. 이때, 이 불소 이온(F)은 텅스텐 실리사이드막(4)내에 잔존하다가, 후속의 열공정시 게이트 전극 하부로 외방 확산된다. 그러면, 외방 확산된 불소 이온(F)은 도핑된 폴리실리콘층(3)과 게이트 절연막(2)의 계면 또는 게이트 절연막(2)과 반도체 기판(1)의 계면에 트랩되어져서, 누설 전류를 증가시키게 된다. 종래와 같이 게이트 전극을 형성하였을 때, 인가 전압에 따른 누설 전류를 나타낸 그래프가 도 2에 제시되어 있다. 도 2를 살펴보면, 종래와 같이 게이트 전극을 형성하게 되면, 각 인가 전압에서 큰 폭의 누설 전류가 발생됨을 알수 있다.
이와같이 누설 전류가 발생되면, 모스 트랜지스터의 전기적 특성이 저하된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 게이트 전극을 제조하는데 있어서, 열공정시 불소 이온이 게이트 절연막내에 침투하는 것을 방지하여, 누설 전류를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 및 도 1b는 종래의 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 단면도.
도 2는 본 발명에 따른 반도체 소자의 전압에 따른 누설 전류값을 나타낸 그래프,
도 3는 본 발명의 일실시예를 설명하기 위한 따른 반도체 소자의 단면도.
도 4은 본 실시예의 열공정시 시간에 따른 온도 변화를 나타낸 그래프.
도 5는 본 발명에 따른 반도체 소자의 전압에 따른 누설 전류값을 나타낸 그래프.
도 6은 본 발명의 다른 실시예를 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 절연막
13 : 도핑된 폴리실리콘층 14 : 텅스텐 실리사이드막
130 : 도핑된 비정질 실리콘층
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상부에 불순물이 도핑된 폴리실리콘층을 형성하는 단계와, 상기 도핑된 폴리실리콘층 상부에 텅스텐 실리사이드막을 형성하는 단계와, 상기 반도체 기판 결과물을 소정 시간동안 열처리하는 단계, 상기 텅스텐 실리사이드막과 불순물이 도핑된 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계를 포함하며, 상기 열처리 하는 단계는 상기 텅스텐 실리사이드막이 형성된 챔버내에서 1000 내지 1200℃가 될 때까지 50℃∼200℃/min의 속도로 온도를 상승시킨다음, 5분 내지 1시간동안 열처리 공정을 실시하는 것을 특징으로 한다.
또한, 본 발명은, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상부에 불순물이 도핑된 비정질 실리콘층을 형성하는 단계와, 상기 도핑된 비정질 실리콘층 상부에 텅스텐 실리사이드막을 형성하는 단계와, 상기 텅스텐 실리사이드막과 불순물이 도핑된 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 게이트 전극의 형태로 도전층을 패터닝하기 전에 고온에서 열처리 공정을 실시하여 주거나, 또는 게이트 전극을 도핑된 비정질 실리콘층과 텅스텐 실리사이드층의 적층 구조로 형성하므로써, 게이트 절연막내에 불소 이온의 침투를 방지하게 된다.
이에따라, 모스 트랜지스터의 누설 전류를 감소시키어, 모스트랜지스터의 전기적 특성을 향상시킨다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 3는 본 발명의 일실시예에 따른 반도체 소자의 단면도이고, 도 4은 본 실시예의 열공정시 시간에 따른 온도 변화를 나타낸 그래프이다. 또한, 도 5는 본 발명에 따른 반도체 소자의 전압에 따른 누설 전류값을 나타낸 그래프이며, 도 6은 본 발명의 다른 실시예를 설명하기 위한 단면도이다.
먼저, 도 3를 참조하여, 반도체 기판(11) 상부에 게이트 절연막(12)을 공지의 방식으로 형성한다음, 그 상부에 소정의 불순물이 포함된 폴리실리콘층(13)을 소정 두께로 형성한다. 그 다음에, 폴리실리콘층(13) 상부에 WF6가스를 이용하여 텅스텐막을 증착한다음, 소정의 열처리 공정을 실시하여, 텅스텐막과 도핑된 폴리실리콘층(13)을 반응시키어, 텅스텐 실리사이드막(14)을 형성한다.
그런다음, 상기 결과물을 열처리 한다. 상기 열처리 공정은 텅스텐 실리사이드막(14)내의 불소 이온이 외부 확산되는 것을 방지하기 위하여, 다음과 같은 조건하에서 열처리를 진행한다.
즉, 도 4에 도시된 바와 같이, 상기 열처리 공정은 먼저, 텅스텐 실리사이드막(14)이 형성된후 엑스 인시튜(ex-situ) 반응 챔버내에서 온도 상승 속도를 50∼200℃/min로 하여 온도가 1000 내지 1200℃가 될 때까지 상승시킨다(A 스텝). 그후, 소망하는 온도까지 상승하게 되면, 약 5분에서 1시간 가량 상기 온도에서 열을 가하여 열처리를 진행한다.(B 스텝) 이때, 반응 챔버내에는 텅스텐 실리사이드막(14)의 표면에 자연 비정질막의 생성되는 것이 최대로 억제되도록 순수 질소(pure N2) 가스를 주입하여 준다. 그후, 열처리가 완료되면, 온도를 상기와 같은 속도로 하강시키어, 챔버 외부로 반출한다(C 스텝).
그리고나서, 상기와 같이 질소 가스 분위기에서 열처리가 진행되었더라도 텅스텐 실리사이드막(14) 상부의 자연 비정질막이 생성될수 있다. 따라서, 본 실시예에서는 이를 제거하기 위하여, 불산(HF) 수용액으로 습식 세정을 실시하든지, 또는 아르곤(Ar) 또는 아르곤과 산소(O2)를 이용하여 스퍼터링을 실시한다.
그후, 공지의 포토리소그라피 방식에 의하여 상기 텅스텐 실리사이드막(13)과 도핑된 폴리실리콘층(12)을 패터닝하여 게이트 전극(도시되지 않음)을 형성한다.
이와같이 게이트 전극을 형성하고나서, 게이트 전극에 인가되는 전압에 따른 누설 전류를 측정하면 도 5와 같다. 즉, 도 5에 따르면, 각 전압에서 발생되는 누설 전류량이 종래(도 2 참조)와 비교하여 큰 폭으로 감소하였음을 알 수 있다.
도 6은 본 발명의 다른 실시예를 설명하기 위한 도면으로, 본 실시예에서는 상기 일실시예와 달리 도핑된 폴리실리콘층을 도핑된 비정질층으로 형성한다. 즉, 도면에서와 같이, 반도체 기판(11) 상부에 게이트 절연막(12)을 형성하고, 게이트 절연막(12) 상부에 불순물이 도핑된 비정질 실리콘층(130)을 소정 두께로 형성한다. 이때, 비정질 실리콘층(130)은 480 내지 540℃의 온도 범위에서 증착된다. 그리고나서, 상기 일실시예와 같이 비정질 실리콘층(130) 상부에 텅스텐 실리사이드막(14)을 형성한다음, 소정 크기로 패터닝하여, 게이트 전극을 형성한다.
이와같이, 게이트 전극을 구성하는 물질로 불순물이 도핑된 비정질 실리콘층(130)을 사용하면, 상기 비정질 실리콘층(130)은 결정립계가 존재하지 않으므로, 불소 이온의 움직이는 경로를 차단하게 된다. 이에따라, 불소 이온이 게이트 절연막에 트랩되는 농도는 상당히 낮아진다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 게이트 전극의 형태로 도전층을 패터닝하기 전에 고온에서 열처리 공정을 실시하여 주거나, 또는 게이트 전극을 도핑된 비정질 실리콘층과 텅스텐 실리사이드층의 적층 구조로 형성하므로써, 게이트 절연막내에 불소 이온의 침투를 방지하게 된다.
이에따라, 모스 트랜지스터의 누설 전류를 감소시키어, 모스트랜지스터의 전기적 특성을 향상시킨다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 불순물이 도핑된 실리콘층을 형성하는 단계;상기 도핑된 폴리실리콘층 상부에 텅스텐 실리사이드막을 형성하는 단계;상기 반도체 기판 결과물을 소정 시간동안 열처리하는 단계;상기 텅스텐 실리사이드막과 불순물이 도핑된 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계를 포함하며,상기 열처리 하는 단계는 상기 텅스텐 실리사이드막이 형성후 엑스 인시튜 퍼니스에서 1000 내지 1200℃가 될 때까지 50℃∼200℃/min의 속도로 온도를 상승시킨다음, 5분 내지 1시간동안 열처리 공정을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 열처리 공정시, 상기 챔버내에서 텅스텐 실리사이드막 형성후 퍼니스에 순수 질소 가스를 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 열처리하는 단계와, 게이트 전극을 형성하는 단계 사이에 자연 비정질막을 제거하기 위한 세정 공정을 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 세정 공정은 불산 수용액으로 습식 세정이거나, 아르곤 또는 아르곤과 산소를 이용한 스퍼터링 공정인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 실리콘층은 폴리 실리콘막 또는 비정질 실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 불순물이 도핑된 비정질 실리콘막은 480 내지 540℃의 온도 내에서 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980045457A KR20000027512A (ko) | 1998-10-28 | 1998-10-28 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000027512A (ko) |
-
1998
- 1998-10-28 KR KR1019980045457A patent/KR20000027512A/ko not_active Application Discontinuation
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |