KR20000025452A - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR20000025452A KR20000025452A KR1019980042547A KR19980042547A KR20000025452A KR 20000025452 A KR20000025452 A KR 20000025452A KR 1019980042547 A KR1019980042547 A KR 1019980042547A KR 19980042547 A KR19980042547 A KR 19980042547A KR 20000025452 A KR20000025452 A KR 20000025452A
- Authority
- KR
- South Korea
- Prior art keywords
- barrier metal
- metal layer
- contact hole
- film
- rapid thermal
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명에 따른 반도체 소자의 제조방법이 개시된다. 본 발명은 PVD 시스템에서 인-시튜로 장벽금속층인 Ti막을 증착하고 급속열질화 공정을 실시한 다음, Ti막 상에 TiN막을 증착하고 급속열질화 공정을 연이어 실시한다. 따라서, 반도체기판과 콘택홀 사이의 접합부위에 Ti막의 일부가 Ti-실리사이드막으로 변형되므로 콘택홀내의 콘택 저항이 감소된다. 또한, Ti막과 TiN막 사이의 계면에서 Ti막의 일부를 질화화하여 " F " 원자의 어택(attack)에도 견딜 수 있는 조밀한 막질의 TiN막으로 변형된다. 그리고, PVD 시스템에서 제 1 및 제 2의 급속열질화 공정을 인-시튜(in-situ)로 실시됨으로써 공정 단계가 감소됨과 더불어 급속열질화 시스템이 용이하게 관리될 수 있다.
Description
본 발명은 금속배선의 제조 공정에 있어서 장벽금속층(Barrier Metal) 형성에 관한 것으로, 특히 PVD(Physical Vapor Deposition) 장치에서 장벽금속층을 두 번의 급속열질화(Rapid Thermal Nitrization : RTN) 공정으로 처리하여 금속콘택홀에서의 콘택 저항특성 향상 및 공정단계를 감소시키도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 금속배선 공정은 집적회로 제조 공정의 마지막 단계로서 많은 집적회로의 공정에서 특히 디자인룰(design rule)이 미세화될수록 집적회로의 수율과 신뢰성에 큰 영향을 주는 결정적인 공정이다.
집적회로가 고집적화 되어감에 따라 Al과 Si이 접촉하는 콘택홀에서 금속배선용 알루미늄(Al)층과 반도체기판용 실리콘(Si)층간의 반응에 의해 접합 스파이킹(junction spiking), 실리콘 노즐(nodule)등의 현상이 다발하여 콘택저항을 높게 만들거나 제품의 신뢰성에 나쁜 영향을 끼지게 된다. 따라서, 이를 해결하기 위해 장벽금속층(Ti/TiN막)이 도입되기 시작하였고 최근에는 이러한 장벽금속층을 급속열질화 공정으로 처리하여 콘택홀내에서의 콘택저항을 개선하였다.
도 1 및 도 2 는 종래 기술에 따른 반도체 소자의 제조방법을 도시한 공정단면도이다.
도 1를 참조하면, 먼저 반도체기판(10) 상에 하부구조물(도시 안됨) 예컨대, 필드산화막과 워드라인, 비트라인, 모스 트랜지스터, 캐패시터 등을 형성한다. 상기 하부구조물 상에 단위소자를 보호하기 위하여 막질이 우수한 산화막 재질의 층간절연막(12)을 적층하고 그 상부에 감광막(도시 안됨)의 패턴을 형성한다.
상기 감광막의 패턴을 콘택용 식각마스크로 층간절연막(12)의 소정 부분을 식각하여 반도체기판(10) 상에 콘택홀(14)을 형성한다.
다음, 상기 감광막의 패턴을 제거한 후 PVD 시스템에서 콘택홀(14)의 내/외측 전면에 장벽금속층으로 Ti막(16)과 TiN막(18)을 순차적으로 증착한다.
도 2를 참조하면, 콘택홀(14)내의 콘택저항을 안정화시키기 위하여 RTN 시스템에서 Ti/TiN막(16, 18)을 급속 열질화시킨다. 이후, TiN막(18)의 표면 상에 금속배선용 Al층(도시 안됨)을 적층하고 이를 원하는 패턴의 금속배선으로 형성한다.
이 때, 반도체기판(10)과 콘택홀(14)이 접합되는 부위에서는 Ti원자와 Si원자가 상호 반응하여 Ti(16)막의 일부가 Ti-실리사이드(20)막으로 변형된다.
그러나, 상기와 같은 종래 기술에 따르면, 콘택홀내의 콘택저항을 안정화시키기 위하여 장벽금속층인 Ti/TiN막을 급속열질화 공정으로 처리하여 반도체기판과 콘택홀이 접합되는 부위에 Ti막의 일부를 Ti-실리사이드막으로 변형시켰다. 이 때, Ti-실리사이드막을 형성하기 위해서 장벽금속층을 PVD 시스템에서 증착하고, 급속열질화 공정을 RTN 시스템에서 실시하였다. 이는 Ti-실리사이드막을 형성하기 위해 PVD 시스템과 RTN 시스템을 거쳐야 함으로서 공정 단계가 증가될 뿐만 아니라 RTN 시스템의 관리면에서도 어려움이 있어 제조 공정의 생산성을 떨어뜨리게 된다.
상기한 문제점을 해결하기 위한 본 발명의 목적은 콘택홀내의 콘택 저항특성을 향상시키는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 공정 단계를 감소시킴과 더불어 RTN 시스템를 용이하게 관리할 수 있도록 한 반도체 소자의 제조방법을 제공하는 데 있다.
도 1 및 도 2 는 종래 반도체 소자의 제조방법을 도시한 공정단면도
도 3 내지 도 5 는 본 발명에 따른 반도체 소자의 제조방법을 도시한 제조공정도
* 도면의 주요 부분에 대한 부호의 설명 *
10, 50 : 반도체기판 12, 52 : 층간절연막
14, 54 : 콘택홀 16, 56 : Ti막
18, 60 : TiN막 20, 58 : 실리사이드막
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조방법은
반도체기판 상에 콘택홀을 구비하는 층간절연막을 형성하는 공정;
상기 콘택홀의 내/외측 전면에 제 1장벽금속층을 형성하는 공정;
상기 제 1장벽금속층을 제 1의 급속열질화 공정으로 처리하여 상기 반도체기판과 콘택홀의 접합 부위에 상기 제 1장벽금속층을 실리사이드화하는 공정;
상기 제 1장벽금속층 상에 제 2장벽금속층을 형성하는 공정; 및
상기 제 2장벽금속층을 제 2의 급속열질화 공정으로 처리하여 상기 제 1장벽금속층과 제 2장벽금속층 사이의 계면에 상기 제 1장벽금속층을 절연화하는 공정을 포함한다.
이 때, 상기 제 1 및 제 2의 급속열질화 공정은 PVD 시스템에서 인-시튜 상태로 진행하며, 상기 제 1 및 제 2장벽금속층은 Ti/TiN막 적층구조로 형성되어 있다.
상기와 같은 구조를 갖는 반도체 소자의 제조방법은 장벽금속층의 형성 공정과 제 1 및 제 2의 급속열질화 공정을 PVD 시스템에서 인-시튜로 진행함으로서 콘택홀내의 콘택저항 및 생산성을 향상시킨다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세하게 설명하면 다음과 같다.
도 3 내지 도 5는 본 발명에 따른 반도체 소자의 제조방법을 도시한 공정단면도이다.
도 3를 참조하면, 먼저 반도체기판(50) 상에 하부구조물(도시 안됨) 예컨대, 필드산화막과 워드라인, 비트라인, 모스 트랜지스터, 캐패시터 등을 형성한다. 상기 하부구조물 상에 단위소자를 보호하기 위하여 막질이 우수한 산화막 재질의 층간절연막(52)을 적층하고 그 상부에 감광막(도시 안됨)의 패턴을 형성한다.
상기 감광막의 패턴을 콘택용 식각마스크로 층간절연막(52)의 소정 부분을 식각하여 반도체기판(50) 상에 콘택홀(54)을 형성한다.
다음, 상기 감광막의 패턴을 제거한 후 PVD 시스템에서 콘택홀(54)의 내/외측 전면에 장벽금속층으로 Ti막(56)을 증착한다.
도 4를 참조하면, Ti막(56)을 제 1의 급속열질화 공정으로 처리하여 반도체기판(50)과 콘택홀(54) 사이의 접합부위에서 Ti원자와 Si원자의 상호 반응에 의해 Ti막(56)의 일부를 실리사이드화하여 Ti-실리사이드막(58)으로 변형시킨다.
여기서, 급속열질화 공정은 RTN 시스템이 아닌 Ti막(56)을 증착시킨 PVD 시스템에서 인-시튜(in-situ) 상태로 연이어 실시하며, 급속열질화 공정은 통상적으로 사용하는 600℃ ∼ 800℃ 온도에서 실시하게 된다.
이 때, 반도체기판(50)과 콘택홀(54) 사이의 접합부위에 Ti-실리사이드막(58)이 형성됨에 따라 콘택홀(54)내의 콘택 저항을 감소시킨다.
도 5를 참조하면, Ti막(56) 상에 금속배선용 Al층의 확산을 막아주어 접합 스파이킹을 방지하는 TiN막(60)을 증착한다.
다음, TiN막(60)을 도 4에서 언급한 바와 같이 PVD 시스템에서 인-시튜 상태로 급속열질화 공정을 연이어 실시한 후 후속 공정의 Al층 증착공정을 진행한다. 여기서도 급속열질화 공정은 통상적으로 사용하는 600℃ ∼ 800℃ 온도에서 실시한다.
이 때, Ti막(56)과 TiN막(60) 사이의 접합 계면에는 Ti막(56)의 일부를 질화화하여 TiN막(62)의 막질로 변형시켜 예컨대 " F " 원자의 어택(attack)에도 견딜 수 있는 조밀한 막질로 형성시킨다.
상기한 바와 같이 본 발명에 따르면, 장벽금속층의 형성 공정과 제 1 및 제 2의 급속열질화 공정을 PVD 시스템에서 인-시튜로 진행함으로서 콘택홀내의 콘택 저항을 개선시킬 뿐만아니라 생산성도 향상시키게 된다.
이상에서와 같이 본 발명에 따르면, PVD 시스템에서 인-시튜로 장벽금속층인 Ti막을 증착하고 제 1의 급속열질화 공정을 실시한 다음 Ti막 상에 TiN막을 증착하고 제 2의 급속열질화 공정을 연이어 실시함으로써 다음과 같은 이점이 있다.
첫째, Ti막 상에 제 1의 급속열질화 공정을 실시하여 반도체기판과 콘택홀 사이의 접합부위에 Ti막의 일부를 Ti-실리사이드막으로 변형시켜 콘택홀내의 콘택 저항을 감소시킨다.
둘째, Ti/TiN막 상에 제 2의 급속열질화 공정을 실시하여 Ti막과 TiN막 사이의 접합 계면에서 Ti막의 일부를 질화화하여 TiN막의 막질로 변형시켜 " F " 원자의 어택(attack)에도 견딜 수 있는 조밀한 막질로 형성시킨다.
셋째, PVD 시스템에서 제 1 및 제 2의 급속열질화 공정을 인-시튜로 실시함으로서 공정단계를 감소시킴과 더불어 RTN 시스템를 용이하게 관리할 수 있다.
Claims (3)
- 반도체기판 상에 콘택홀을 구비하는 층간절연막을 형성하는 공정;상기 콘택홀의 내/외측 전면에 제 1장벽금속층을 형성하는 공정;상기 제 1장벽금속층을 제 1의 급속열질화 공정으로 처리하여 상기 반도체기판과 콘택홀의 접합 부위에 상기 제 1장벽금속층을 실리사이드화하는 공정;상기 제 1장벽금속층 상에 제 2장벽금속층을 형성하는 공정; 및상기 제 2장벽금속층을 제 2의 급속열질화 공정으로 처리하여 상기 제 1장벽금속층과 제 2장벽금속층 사이의 계면에 상기 제 1장벽금속층을 절연화하는 공정을 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2의 급속열질화 공정은 PVD 시스템에서 인-시튜 상태로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2장벽금속층은 Ti/TiN막 적층구조로 형성되어 있는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980042547A KR20000025452A (ko) | 1998-10-12 | 1998-10-12 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980042547A KR20000025452A (ko) | 1998-10-12 | 1998-10-12 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000025452A true KR20000025452A (ko) | 2000-05-06 |
Family
ID=19553701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980042547A KR20000025452A (ko) | 1998-10-12 | 1998-10-12 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000025452A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685622B1 (ko) * | 2001-12-17 | 2007-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 콘택 플러그 형성 방법 |
| KR100788602B1 (ko) | 2006-09-29 | 2007-12-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 금속 배선 형성 방법 |
| KR100806128B1 (ko) | 2006-12-11 | 2008-02-22 | 삼성전자주식회사 | 반도체 소자의 배선 구조물 및 이의 형성방법 |
-
1998
- 1998-10-12 KR KR1019980042547A patent/KR20000025452A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685622B1 (ko) * | 2001-12-17 | 2007-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 콘택 플러그 형성 방법 |
| KR100788602B1 (ko) | 2006-09-29 | 2007-12-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 금속 배선 형성 방법 |
| US7482264B2 (en) | 2006-09-29 | 2009-01-27 | Hynix Semiconductor Inc. | Method of forming metal line of semiconductor device, and semiconductor device |
| KR100806128B1 (ko) | 2006-12-11 | 2008-02-22 | 삼성전자주식회사 | 반도체 소자의 배선 구조물 및 이의 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6103610A (en) | Integrated circuit structure with dual thickness cobalt silicide layers and method for its manufacture | |
| KR20000057879A (ko) | 고융점금속질화막 및 고융점금속실리사이드막을 이용한배선을 갖는 반도체장치 및 그 제조방법 | |
| US7018878B2 (en) | Metal structures for integrated circuits and methods for making the same | |
| US6743669B1 (en) | Method of reducing leakage using Si3N4 or SiON block dielectric films | |
| US6514841B2 (en) | Method for manufacturing gate structure for use in semiconductor device | |
| US6492281B1 (en) | Method of fabricating conductor structures with metal comb bridging avoidance | |
| KR20000025452A (ko) | 반도체 소자의 제조방법 | |
| KR100338106B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100296133B1 (ko) | 반도체 장치의 금속 게이트 전극 형성방법 | |
| KR100499401B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20040001861A (ko) | 금속게이트전극 및 그 제조 방법 | |
| KR100307827B1 (ko) | 반도체소자의 금속배선 콘택 형성방법 | |
| KR100564426B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR19990059074A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100399978B1 (ko) | 반도체소자의베리어금속층형성방법 | |
| KR100220947B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR100314273B1 (ko) | 확산방지층형성방법 | |
| KR100197992B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100257754B1 (ko) | 반도체 장치의 금속 게이트 전극 형성방법 | |
| KR19990069370A (ko) | 반도체 소자의 배선형성방법 | |
| KR20050040552A (ko) | 반도체 장치의 구리 배선 형성 방법. | |
| KR100268802B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100443243B1 (ko) | 반도체 소자의 금속 배선층 형성방법 | |
| KR100318273B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100517353B1 (ko) | 반도체 소자의 장벽금속층 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |