KR20000020859U - structure for lead frame in semiconductor package - Google Patents
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Abstract
본 고안은 반도체 패키지용 리드프레임에 관한 것으로써, 상기 반도체 패키지를 구성하는 리드프레임의 형상을 개선하여 전체적인 와이어의 루프 높이를 낮출수 있도록 함으로써 반도체 패키지의 전체 크기를 작게 하도록 함과 함께 와이어와 반도체칩간의 전기적 쇼트를 방지할 수 있도록 한 것이다.The present invention relates to a lead frame for a semiconductor package, by improving the shape of the lead frame constituting the semiconductor package to lower the overall loop height of the wire, thereby reducing the overall size of the semiconductor package and the wire and the semiconductor. It is to prevent electrical short between chips.
이를 위해 본 고안은 상면에 상면에 반도체칩(1)이 부착되는 다이패들(23)과, 상기 다이패들 주위에 위치하고 그 내측 끝단에는 반도체칩(1)과 전기적인 연결이 가능하도록 와이어(30)가 본딩되는 영역인 코인드부(221)를 가지며 반도체칩의 높이(H)보다는 낮은 높이(h)를 이루는 내부리드(220)와, 상기 내부리드에 다운셋된 상태로써 내부리드와 다이패들을 서로 연결하는 타이바(24)를 구비한 리드프레임(200)에 있어서, 상기 코인드부를 상측으로 업셋(upset)하여서 됨을 특징으로 하는 반도체 패키지용 리드프레임의 구조가 제공된다.To this end, the present invention provides a die paddle 23 having a semiconductor chip 1 attached to an upper surface thereof, a wire located around the die paddle to enable electrical connection with the semiconductor chip 1 at an inner end thereof. An inner lead 220 having a coin portion 221 which is a region to which the 30 is bonded and having a height h lower than the height H of the semiconductor chip, and an inner lead and a die as downset on the inner lead. In a lead frame 200 having a tie bar 24 for connecting them to each other, a structure of a lead frame for a semiconductor package is provided, wherein the coin portion is upset.
Description
본 고안은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체칩의 신호를 외부 단자로 전달하는 리드프레임의 구조에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a structure of a lead frame transferring a signal of a semiconductor chip to an external terminal.
일반적으로 반도체 패키지라 함은 반도체칩을 외부 환경으로부터 안전하게 보호를 행하기 위해 패키징(packaging)함으로써 필요한 장소에 실장가능한 형태로 구성한 것으로써, 매우 다양한 종류의 반도체 패키지가 개발되었고, 또한 현재에도 계속하여 개발중에 있다.In general, a semiconductor package is formed in a form that can be mounted in a necessary place by packaging the semiconductor chip in order to safely protect it from the external environment. A wide variety of semiconductor packages have been developed and continue to be It is under development.
특히 현재에는 반도체 패키지의 고집적화, 다기능화 및 소형화하는데 주력함으로써 더욱 다양한 범위에의 적용이 가능하도록 하고 있다.In particular, the present invention focuses on high integration, multifunction, and miniaturization of semiconductor packages, thereby making it possible to apply to a wider range.
이하, 각 종류의 반도체 패키지중 일반적으로 널리 사용되는 형태의 반도체 패키지 구조에 관해 간략하게 설명하면 후술하는 바와 같다.Hereinafter, a brief description will be given of a semiconductor package structure of a type that is generally widely used in each kind of semiconductor package.
우선, 반도체칩(10)이 리드프레임(20)에 실장된 상태로써 와이어(30)에 의해 전기적으로 본딩 연결되어 있고, 에폭시 몰딩 컴파운드로 형성된 패키지 몸체(40)가 상기 반도체칩(10)과 리드프레임(20) 및 와이어(30)을 감싸 보호하는 구조를 갖는다.First, the semiconductor chip 10 is mounted on the lead frame 20 and is electrically bonded and connected by the wire 30, and the package body 40 formed of an epoxy molding compound leads to the semiconductor chip 10 and the lead. The frame 20 and the wire 30 has a structure surrounding the protection.
이 때, 상기 리드프레임은 패키지 몸체(40)의 외측으로 돌출되는 외부리드(outer lead)(21)와, 패키지 몸체(40)의 내측에 위치되는 내부리드(inner lead)(22)와, 반도체칩(10)을 실장하는 다이패들(die-paddle)(23)과, 상기 반도체칩의 전극단자인 패드(pad)(11)와 와이어(30)로써 본딩되어 반도체칩(10)의 신호를 전달하도록 상기 내부리드의 내측 끝단에 전기도금된 부분인 코인드부(coined-portion)(22a)와, 상기 다이패들의 각 변 혹은 각 모서리에 일체화된 상태로써 다운셋(down-set) 형성되어 상기 내부리드와 다이패들을 연결하는 타이바(tie-bar)(24)로 구성되어 있다.In this case, the lead frame includes an outer lead 21 protruding outward of the package body 40, an inner lead 22 positioned inside the package body 40, and a semiconductor. A die-paddle 23 for mounting the chip 10, a pad 11, which is an electrode terminal of the semiconductor chip, and a wire 30 are bonded to each other to bond a signal of the semiconductor chip 10. A coin-portion 22a, which is an electroplated portion at the inner end of the inner lead, and a down-set are formed in an integrated state at each side or each corner of the die pad to deliver the inner lead. It consists of a tie-bar 24 connecting the inner lead and the die paddle.
따라서, 리드프레임(20)의 다이패들(23)상에 전도성 접착부재등과 같은 접착물(50)로써 반도체칩(10)을 부착한 후 상기 반도체칩의 패드(11)와 리드프레임(20)의 코인드부(22a)를 와이어 본딩(wire-bonding)하여 전기적으로 연결한다.Therefore, the semiconductor chip 10 is attached to the die paddle 23 of the lead frame 20 with an adhesive 50 such as a conductive adhesive member, and then the pad 11 and the lead frame 20 of the semiconductor chip. Coin portion 22a of) is wire-bonded (wire-bonding) and electrically connected.
상기와 같은 과정이 완료되면 에폭시 몰딩 컴파운드로 상기 반도체칩(10), 리드프레임(20), 와이어(30)을 몰딩하여 패키지 몸체(40)를 형성한 후 리드프레임(20)의 댐바(도시는 생략함)를 컷팅하는 트리밍(trimming) 공정과 외부리드(21)를 소정의 모양으로 절곡 형성하는 포밍(forming) 공정 및 통상적인 플레이팅(plating) 공정을 순차적으로 행함으로써 하나의 반도체 패키지가 완성된다.After the above process is completed, the semiconductor chip 10, the lead frame 20, and the wire 30 are molded by the epoxy molding compound to form the package body 40, and then the dam bar of the lead frame 20 is illustrated. One semiconductor package is completed by sequentially performing a trimming process for cutting the sheet, a forming process for bending the outer lead 21 to a predetermined shape, and a conventional plating process. do.
한편, 전술한 바와 같은 종래 반도체 패키지는 리드프레임(20)의 다이패들(23)을 다운셋하는 과정에서 상기 리드프레임의 내부리드(22) 높이(다이패들의 상면에서부터 내부리드의 상면까지 높이;h)를 반도체칩(10)의 높이(다이패들의 상면에서부터 반도체칩의 상면까지 높이;H)보다 낮게 형성하였다.On the other hand, the conventional semiconductor package as described above, the height of the inner lead 22 of the lead frame (from the upper surface of the die pad to the upper surface of the inner lead in the process of downsetting the die paddle 23 of the lead frame 20) (h) is formed lower than the height of the semiconductor chip 10 (the height from the top surface of the die paddle to the top surface of the semiconductor chip; H).
이는, 반도체 패키지의 전체적인 외형상의 균형 및 그 안정성을 위한 것이다.This is for the balance of the overall appearance of the semiconductor package and its stability.
하지만, 상기와 같이 내부리드의 높이를 반도체칩의 높이보다 낮게 형성함에 따라 상기 반도체칩과 내부리드의 코인드부가 서로 많은 높이차를 발생하게 되어 결국, 안전한 반도체 패키지의 구성을 위해서는 와이어의 루프(loop)를 크게 형성하여야 하였다.However, as the height of the inner lead is formed lower than the height of the semiconductor chip as described above, the coin portion of the semiconductor chip and the inner lead generates a large height difference from each other. loops had to be largely formed.
즉, 반도체칩의 모서리에 도면상 점선으로 표시한 와이어의 일부가 맞닿여질 수 있음에 따라 전기적 쇼트의 위험을 항상 내포하고 있으므로 이를 방지하기 위해서는 전술한 바와 같이 와이어의 루프를 크게 할 수밖에 없었다.That is, since a part of the wire indicated by the dotted line in the drawing may be in contact with the edge of the semiconductor chip, the risk of an electrical short is always included. Therefore, the loop of the wire has to be enlarged as described above.
그러나, 상기와 같이 와이어의 루프를 크게 함에 따라 또 다른 문제점이 발생하게 되었다.However, as the loop of the wire is enlarged as described above, another problem occurs.
즉, 전체적인 와이어가 길어짐에 따라 반도체 패키지의 구성을 위한 몰딩 공정시 몰드재의 유입압력에 의해 와이어가 처지게 되는 쏠림현상이 심화되어 이 또한 반도체칩과의 전기적 쇼트를 유발하게 되는 문제점이 되었고, 또한, 전체 반도체 패키지의 두께가 두꺼워져 박형화를 이루고자 하는 현 반도체 패키지의 추세에 어긋나게 된 것이다.That is, as the overall wire becomes longer, the pulling phenomenon that the wire sags due to the inflow pressure of the mold material in the molding process for the configuration of the semiconductor package is intensified, which also causes an electrical short with the semiconductor chip. In other words, the thickness of the entire semiconductor package is thickened, which is contrary to the trend of the current semiconductor package to achieve a thinner thickness.
또한, 일반적으로 와이어의 길이가 짧으면 짧을수록 신호가 흐르는 과정에서 손실되는 저항값이 줄어들게 됨을 감안 한다면 전술한 바와 같은 형태는 신호의 저항값이 더 크게 되는 문제가 되었다.In addition, in general, the shorter the length of the wire, the smaller the resistance value lost in the course of the signal flow, considering that the form as described above is a problem that the resistance value of the signal is larger.
본 고안은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 반도체 패키지를 구성하는 리드프레임 보다 구체적으로는 상기 리드프레임의 내부리드 형상을 변형하여 전체적인 와이어의 루프 높이를 낮출수 있도록 함으로써 반도체 패키지의 전체 크기를 작게 하도록 함과 함께 와이어와 반도체칩간의 전기적 쇼트를 방지할 수 있도록 하는데 그 목적이 있다.The present invention has been made to solve the above problems, more specifically, the lead frame constituting the semiconductor package, more specifically, by changing the inner lead shape of the lead frame to lower the overall loop height of the wire package of the semiconductor package The purpose is to reduce the size and to prevent electrical short between the wire and the semiconductor chip.
도 1 은 종래 일반적인 반도체 패키지를 나타낸 단면도1 is a cross-sectional view showing a conventional general semiconductor package
도 2 는 본 고안에 따른 반도체 패키지를 나타낸 단면도2 is a cross-sectional view showing a semiconductor package according to the present invention
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
200. 리드프레임 220. 내부리드200. Leadframe 220. Internal lead
221. 코인드부221.Coined part
상기한 목적을 달성하기 위한 본 고안의 형태에 따르면, 상면에 반도체칩이 부착되는 다이패들과, 상기 다이패들 주위에 위치하고 그 내측 끝단에는 반도체칩과 전기적인 연결이 가능하도록 와이어가 본딩되는 영역인 코인드부를 가지며 반도체칩의 높이보다는 낮은 높이를 이루는 내부리드와, 상기 내부리드에 다운셋된 상태로써 내부리드와 다이패들을 서로 연결하는 타이바를 구비한 리드프레임에 있어서, 상기 코인드부를 상측으로 업셋(upset)하여서 됨을 특징으로 하는 반도체 패키지용 리드프레임의 구조가 제공된다.According to an aspect of the present invention for achieving the above object, a die paddle is attached to the upper surface, the wire is bonded around the die paddle so as to be electrically connected to the semiconductor chip at the inner end thereof. A lead frame having a coin portion, which is a region, having a height lower than a height of a semiconductor chip, and a tie bar connecting the inner lead and the die pad with each other in a downset state to the inner lead, wherein the coin portion There is provided a structure of a lead frame for a semiconductor package, characterized in that it is upset upward.
이하, 본 고안의 일 실시예를 도시한 도 2를 참고로 하여 더욱 상세히 설명하면 다음과 같다.Hereinafter, with reference to Figure 2 showing an embodiment of the present invention in more detail as follows.
도 2는 본 고안에 따른 반도체 패키지를 나타낸 단면도로서 본 고안은 리드프레임(200)을 구성하는 각 부분중 와이어(30)가 본딩되는 부분인 내부리드(220)의 코인드부(221) 상면 높이(도면상 다이패들의 상면에서부터 코인드부의 상면까지의 높이; { h}_{1 } )만을 반도체칩의 상면 높이(도면상 다이패들의 상면에서부터 반도체칩의 상면까지의 높이;H)와 동일하도록 형성한 것이다.FIG. 2 is a cross-sectional view illustrating a semiconductor package according to the present invention, and the present invention includes a top surface height of the coin part 221 of the inner lead 220, which is a portion to which the wire 30 is bonded, of each part of the lead frame 200. In the drawing, the height from the top surface of the die paddle to the top surface of the coin portion; {h} _ {1} is the same as the top surface height of the semiconductor chip (the height from the top surface of the die paddle to the top surface of the semiconductor chip; H). It is formed.
상기와 같은 구성은 일반적으로 리드프레임(200)의 내부리드(220) 상면 높이(h)가 반도체칩(10)의 상면 높이(H)보다 낮음을 감안한다면 단순히 상기 내부리드의 코인드부(221)만을 그 상측으로 업셋(up-set)함으로써 이루어진다.The above configuration is generally considered that the upper lead h of the inner lead 220 of the lead frame 200 is lower than the upper height H of the semiconductor chip 10. This is done by up-setting the bay above it.
이 때, 상기 코인드부의 업셋 높이( { h}_{1 } )는 비록 전술한 바와 같이 반도체칩(10)의 상면 높이(H)와 동일하게 구성하도록 한정되어 있지만 정확히 동일하지는 않아도 상관은 없으며, 반도체칩(10)의 상면 높이(H)보다 코인드부(221)의 상면 높이( { h}_{1 } )가 높지 않도록만 하면 된다.In this case, although the upset height {h} _ {1} of the coin portion is limited to be configured to be the same as the upper surface height H of the semiconductor chip 10 as described above, it does not matter although it is not exactly the same. The upper surface height {h} _ {1} of the coin portion 221 may not be higher than the upper surface height H of the semiconductor chip 10.
이는, 상기 코인드부의 상면 높이( { h}_{1 } )가 반도체칩(10)의 상면 높이(H)보다 높을 경우 와이어(30)의 루프 형성이 곤란해 지기 때문이다.This is because when the top height {h} _ {1} of the coin portion is higher than the top height H of the semiconductor chip 10, it is difficult to form a loop of the wire 30.
한편, 상기에서 리드프레임(200)을 구성하는 내부리드(220)의 상면 높이(h)는 코인드부(221)의 상면 높이( { h}_{1 } )와 같이 반도체칩(10)의 상면 높이(H)에 까지 이르도록 높이지는 못한다.On the other hand, the height (h) of the top surface of the inner lead 220 constituting the lead frame 200 is the top surface of the semiconductor chip 10, such as the top height {h} _ {1} of the coin portion 221. It does not rise to the height (H).
이는, 일반적으로 패키지 몸체(40)를 형성하기 위한 몰딩작업을 진행하는 과정에서 몰드재의 유입부위가 리드프레임(200)의 내부리드(220)를 기준으로 하여 상, 하 양측으로 균일한 유입을 이룰 수 있도록 구성되어야 하기 때문에 상기 내부리드의 높이는 패키지 몸체(40)를 기준으로 할 때 중앙에 위치되도록 구성하는 것이 바람직 하다.This, in general, the inlet portion of the mold material in the process of the molding process for forming the package body 40 to achieve a uniform inflow to the upper and lower sides on the basis of the inner lead 220 of the lead frame 200. Since the height of the inner lead is to be configured so as to be based on the package body 40 is preferably configured to be located in the center.
즉, 전술한 바와 같이 리드프레임(200)의 내부리드(220)를 전체적으로 업셋시킬 경우에는 몰드재의 유입이 리드프레임(200)을 기준으로 하여 하측보다 상측으로 더욱 많이 유입되어 전체적인 몰딩의 불균을 초래함에 따라 반도체 패키지의 불량을 유발할 수 있기 때문이다.That is, as described above, when the inner lead 220 of the lead frame 200 is entirely upset, the inflow of the mold material is more introduced into the upper side than the lower side based on the lead frame 200, resulting in an overall molding imbalance. This is because it may cause a defect of the semiconductor package.
또한, 상기 코인드부(221)의 업셋은 펀칭작업등과 같은 방법에 의해 도면상 상측으로 절곡함에 따라 쉽게 형성할 수 있음은 이해 가능하다.In addition, it can be understood that the upset of the coin part 221 can be easily formed by bending upward on the drawing by a method such as a punching operation.
이하, 전술한 구성에 의한 본 고안의 작용을 보다 구체적으로 설명하면 다음과 같다.Hereinafter, the operation of the present invention by the above-described configuration in more detail as follows.
먼저, 전술한 바와 같은 구성에 의해 이루어지는 가장 큰 특징은 반도체칩(10)의 패드(11)와 리드프레임(200)을 구성하는 내부리드(220)의 코인드부(221)간의 와이어 본딩되는 거리가 짧아지게 된다.First, the biggest feature of the above-described configuration is that the distance of the wire bonding between the pad 11 of the semiconductor chip 10 and the coin portion 221 of the inner lead 220 constituting the lead frame 200 is determined. Will be shortened.
이에 따라 와이어(30)의 전체적인 루프를 낮출 수 있게 된다.Accordingly, the entire loop of the wire 30 can be lowered.
이는, 반도체칩(10)으로부터 전달되는 신호가 받는 저항을 줄일 수 있게 되어 그 손실이 줄어듬과 동시에 보다 빠른 신호의 전달이 이루어질 수 있음은 이해 가능하다.This can be understood that the resistance received by the signal transmitted from the semiconductor chip 10 can be reduced, so that the loss can be reduced and the signal can be transmitted faster.
또한, 전술한 바와 같이 와이어(30)의 루프가 낮아짐에 따른 와이어의 전체적인 길이가 짧아짐에 따라 와이어(30)의 처짐이 극히 적게 이루어질 수 있게 되어 상기 와이어(30)와 반도체칩(10)의 모서리부 간의 전기적 쇼트를 방지할 수 있음이 가능하다.In addition, as described above, as the overall length of the wire is shortened as the loop of the wire 30 is lowered, the deflection of the wire 30 can be made extremely small, and thus the edges of the wire 30 and the semiconductor chip 10 are reduced. It is possible to prevent electrical short between parts.
부수적으로는 상기 와이어의 원재료가 Au임을 감안한다면 상기와 같이 와이어의 길이가 짧아짐에 따라 전체적인 제조단자를 절감시킬 수 있게 됨은 이해 가능하다.Incidentally, considering that the raw material of the wire is Au, it can be understood that as the length of the wire is shortened as described above, the overall manufacturing terminal can be reduced.
한편, 본 고안과 같은 리드프레임의 형상을 구성하기 위한 방법으로써 본 고안에서는 펀칭작업을 제시하고 있지만 굳이 펀칭작업을 행하지 않더라도 코인드부의 업셋을 이루는 방법은 여러 가지가 있을수 있음에 따라 이에 한정하지는 않는다.On the other hand, as a method for configuring the shape of the lead frame as the present invention, the present invention proposes a punching operation, but even if the punching operation is not dared, the method of forming the upset of the coin part may not be limited thereto. .
이상에서 설명한 바와 같이 본 고안은 반도체 패키지를 구성하는 리드프레임의 형상을 개선함에 따라 반도체칩의 신호를 외부로 전달하는 와이어의 루프를 낮출 수 있게 되어 전체적인 반도체 패키지의 높이를 줄일 수 있는 효과가 있다.As described above, according to the present invention, as the shape of the lead frame constituting the semiconductor package is improved, the loop of the wire transferring the signal of the semiconductor chip to the outside can be lowered, thereby reducing the overall height of the semiconductor package. .
또한, 본 고안은 비록 와이어의 루프가 낮아졌다고는 하나 와이어의 처짐을 보다 효과적으로 방지함으로써 상기 와이어와 반도체칩 간의 전기적 쇼트를 방지할 수 있게 된 효과 역시 있다.In addition, the present invention, although the loop of the wire is lowered, it is also effective to prevent the electrical short between the wire and the semiconductor chip by preventing the sagging of the wire more effectively.
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| KR2019990008278U KR20000020859U (en) | 1999-05-14 | 1999-05-14 | structure for lead frame in semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000020859U (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040021037A (en) * | 2002-09-02 | 2004-03-10 | 주식회사 케이이씨 | semiconductor device |
-
1999
- 1999-05-14 KR KR2019990008278U patent/KR20000020859U/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040021037A (en) * | 2002-09-02 | 2004-03-10 | 주식회사 케이이씨 | semiconductor device |
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