KR20000020844A - 전원 전압 감지 회로 - Google Patents

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Abstract

이 발명은 전원 전압 감지 회로에 관한 것으로, 제1레벨 이상의 전원 전압이 인가됨에 따라 스타트_업 회로가 구동하여 밴드 갭 회로를 구동하고, 그에 따라 기준 전압이 설정되도록 하며, 설정된 기준 전압에 따라 이하전압 단속 회로가 제1신호를 출력한다. 상기 전원 전압이 제1레벨보다 낮은 제2레벨 이하로 떨어지게 되면 제너 다이오드에 의해 인가되는 전압이 제한되고, 상기 이하전압 단속회로의 출력을 제어하는 제어 전압 이하가 되어 상기 이하전압 단속 회로가 제2 신호를 출력한다. 그러나, 상기 전원 전압이 제1레벨보다 낮고 상기 제2레벨보다 높으면 상기 제너 다이오드에 의해 인가되는 전압이 제한되지만 상기 제어 전압보다 높으므로 상기 이하전압 단속 회로가 계속해서 제1신호를 출력하다. 그러므로, 이 발명은 회로에 공급되는 전원 전압의 레벨을 검출하여 시스템의 동작을 제한하는 신호를 출력함에 있어서, 시스템의 동작을 유지시키기 위한 신호를 출력하는 시점에서의 전원 전압의 레벨보다 시스템의 동작을 중지시키기 위한 신호를 출력하는 시점에서의 전원 전압의 레벨이 낮도록 하는 히스테리시TM 특성을 가지도록 하여 회로가 안정적인 동작을 하도록 하고, 그에 따라 시스템의 오동작을 방지하는 효과가 있다.

Description

전원 전압 감지 회로
이 발명은 전원 전압 감지 회로에 관한 것으로 특히, 시스템에 공급되는 전원 전압의 일시적인 변화에도 시스템이 안정적으로 동작하도록 하는 전원 전압 감지 회로에 관한 것이다.
일반적으로, 전원 전압을 인가받아 구동하는 전원 전압의 레벨에 따라 발생된 기준 전압에 의해 구동하거나, 또는 기준 전압의 발생이 중지됨에 따라 구동이 정지한다.
시스템에 공급되는 전원 전압은 교류의 외부 전원(가정에 공급되는 1차 전원)으로부터 변압된 직류의 전원 전압이다. 그러므로, 시스템은 외부 전원 전압을 시스템에 공급되는 전원 전압으로 만들기 위해 변압기가 사용되며, 변압기의 1차측에는 커패시터가 장착되어 있다.
이때, 변압기의 1차측에서 2차측으로 전달되는 전압(시스템에 공급되는 전압)은 일정하게 시스템에 공급되지 않는 경우가 발생한다.
그래서, 시스템에 공급되는 전원 전압이 일정하지 않게 공급함에 따라 시스템이 손상되는 것을 방지하기 위해 전원 전압 감지 회로를 사용한다.
따라서, 전원 전압 감지 회로는 시스템에 공급되는 전원 전압의 레벨을 검출하여 검출되는 전압 레벨에 따라 시스템을 정지 또는 계속 구동되도록 하는 신호를 출력한다.
그러나, 종래의 전원 전압 감지 회로는 도1에 도시된 바와 같은 전원 전압(Vcc)의 레벨에 따른 동작 전압(UVLO:Under Voltage Lock) 파형을 나타냄으로써, 시스템의 동작이 불안정한 문제점이 있다.
도1은 종래의 전원 전압 감지 회로에서 출력하는 전원 전압의 레벨 검출에 따른 신호의 파형도이다.
도1에서 보면, (1)은 전원 전압(Vcc)이 점차 증가하여 제1 레벨 이상일 때의 파형도이고, (2)는 회로에 공급되는 전원 전압(Vcc)이 외부 요인에 의해 일시적으로 감소하여 전원 전압(Vcc)이 제1 전압 레벨 이하일 때의 파형도를 나타낸 도면이다.
도1에 도시된 바와 같이 종래의 전원 전압 감지 회로는 하나의 기준 전압으로 시스템의 동작 여부를 결정한다.
다시 말해, 종래의 전원 전압 감지 회로는 하나의 레벨 즉, 제1 전압 레벨을 기준 전압으로 하여 회로에 공급되는 전원 전압이 제1 전압 이상 또는 이하인지를 검출한 후, 제1 전압 이상일 때에는 정상적인 동작이 유지되도록 하고, 제1 전압 이하일 때에는 시스템 동작을 중지시키기 위한 출력(UVLO) 신호를 출력한다.
따라서, 종래에는 제1 전압을 기준으로 시스템의 동작을 제어함으로써, 전원 전압이 제1 전압을 기준으로 양의 방향 또는 음의 방향으로 가변될 때 민감하게 대응하게 된다.
즉, 종래의 전원 전압 감지 회로는 기준 전압이 설정되는 제1레벨의 부근에서의 변화에 대해 민감하게 대응하여 시스템을 온 또는 오프시킴으로써, 시스템이 오동작할 수 있는 문제점을 발생시킨다.
따라서, 이 발명은 시스템 동작 중지 전압 지점과 시스템 동작 유지 전압 지점을 달리하여 전원 전압이 시스템 동작 유지 전압 지점이하로 변하더라도 시스템의 동작을 계속적으로 유지시켜 시스템이 안정적으로 동작하도록 한다.
도1은 종래의 전원 전압 감지 회로에서 전원 전압의 변화에 따른 기준 전압의 변화를 나타낸 파형도이다.
도2는 이 발명의 실시예에 따른 전원 전압 감지 회로의 회로도이다.
도3은 이 발명의 실시예에 따른 전원 전압 감지 회로에서 전원 전압의 레벨에 따라 변화하는 출력을 나타낸 파형도이다.
도4는 이 발명의 실시예에 따른 전원 전압 감지 회로에서 전원 전압의 변화에 따른 기준 전압의 변화를 시뮬레이션한 파형도이다.
상기한 기술적 과제를 해결하기 위한 이 발명의 전원 전압 감지 회로는,
스타트_업부와, 밴드갭 기준 전압부와, 시스템 동작 전압 검출부와, 시스템 중지 전압 검출부와 온도 보상부로 이루어진다.
스타트_업부는 입력 전원이 인가됨에 따라 회로가 구동되도록 하는 신호를 출력한다.
상기 밴드갭 기준 전압부는 상기 스타트_업부의 출력 신호에 따라 구동하여, 밴드갭 기준 전압을 발생한다.
상기 시스템 동작 전압 검출부는 입력 전원에 캐소드가 연결되어 입력 전원이 제1 레벨 이상일 때만 도통되도록 하는 제1 제너 다이오드와, 상기 제1 제너 다이오드에 연결된 제1 저항으로 이루어져 입력되는 전압을 제한한다.
상기 온도 보상부는 온도가 상승함에 따라 상기 제1 트랜지스터의 베이스와 이미터간의 전위가 낮아지는 제1 트랜지스터와, 상기 제1 트랜지스터의 베이스에 연결되어 온도가 상승함에 따라 베이스에 인가되는 전압을 낮추어 상기 제1 트랜지스터의 베이스와 이미터간의 전위를 높이는 기능을 하는 제2 및 제3 저항과 상기 제1 트랜지스터의 이미터와 접지단 사이에 위치한 저항으로 이루어진다.
여기서, 상기 제2 및 제3 저항은 각각의 일단이 상기 제1 트랜지스터의 베이스에 연결되는 것이 바람직하다.
상기 시스템 중지 전압 검출부는 입력 전원에 이미터가 연결되어 회로에 전류를 인가시키는 제2 및 제3 트랜지스터와, 상기 제3 트랜지스터로부터 인가되는 전류를 베이스 입력으로 하는 제4 및 제5 트랜지스터와, 상기 제4 및 제5 트랜지스터의 베이스에 인가되는 전압을 제한하는 제2 제너 다이오드 및 제1 다이오드와 상기 온도 보상부로부터 인가되는 전압에 따라 스위칭 동작을 하는 제6 트랜지스터와, 상기 제2 트랜지스터로부터 인가되는 전류에 따라 스위칭 동작을 하여 제2 트랜지스터로부터 인가되는 전류가 접지되도록 또는 외부로 출력되도록 하는 제7 트랜지스터와, 상기 제2 트랜지스터에 연결되어 외부로 출력되는 신호를 반전시키는 인버터와, 상기 인버터의 입력단으로 입력되는 전압을 제한하는 제3 제너 다이오드로 이루어진다.
여기서, 상기 제2 및 제3 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것이 바람직하고, 상기 제6 트랜지스터의 베이스에 상기 제3 저항의 일단과 상기 제1 트랜지스터의 이미터가 연결되는 것이 바람직하다. 그리고, 상기 제2 제너 다이오드는 애노드가 제1 다이오드의 애노드와 연결되고, 상기 제4 및 제5 트랜지스터의 베이스에 캐소드가 연결되는 것이 바람직하다. 또한, 제2 및 제3 트랜지스터의 게이트가 서로 연결되는 것이 바람직하다.
이하에서는 본 발명의 실시예를 첨부한 도2를 참조하여 설명한다.
도2는 이 발명의 실시예에 따른 전원 전압 감지 회로를 나타내는 도면이다.
첨부한 도2에 도시되어 있듯이, 이 발명의 실시예에 따른 전원 전압 감지 회로는,
스타트_업부(100)와, 밴드갭 기준 전압부(200)와, 시스템 동작 전압 검출부(300)와, 온도 보상부(400)와, 시스템 중지 전압 검출부(500)로 이루어진다.
상기 스타트_업부(100)는 전원 전압(Vcc)를 인가받아 회로의 구동이 시작되도록 하는 신호를 발생하기 위해, PMOS 트랜지스터(MP1)와, NMOS 트랜지스터(NN1, MN2, MN3)와, PNP 바이폴라 트랜지스터(Q2, Q3, Q4)와 NPN 바이폴라 트랜지스터(Q5)와, 저항(R1, R2, R3, R4, R5, R6, R20)와 제너 다이오드(ZD1, ZD2)로 이루어져 있다.
여기서, 트랜지스터(MN1)는 저항(R1)을 통해 인가되는 전원 전압(Vcc)에 따라 스위칭 동작을 하여 회로에 전류를 인가시킨다.
직렬로 연결된 제너 다이오드(ZD1, ZD2)의 캐소드는 트랜지스터(MP1)의 게이트에 연결되며, 이 제너 다이오드(ZD1, ZD2)는 트랜지스터(MN1)의 게이트에 인가되어 전압을 클램핑한다.
저항(R1)에 흐르는 전압은 수학식1과 같다.
여기서, IR1 는 저항(R1)에 흐르는 전류이고, Vz는 제너 다이오드(ZD1,ZD2)의 제너 전압이다.
상기 밴드갭 기준 전압부(200)는 전원 전압에 따라 스위칭 동작을 하는 MMOS 트랜지스터(MN4)와, PMOS 트랜지스터(MP2,MP3)와, 제너 다이오드(ZD6, ZD7)와, PNP 바이폴라 트랜지스터(Q6,Q7,Q8)와 NPN 바이폴라 트랜지스터(Q9∼Q13)와, 저항(R7∼R13)와, 커패시터(C1)로 이루어진다.
여기서, 트랜지스터(Q6,Q7)와 트랜지스터(Q11,Q12)는 각각 전류 미러를 형성하고 있으며, 트랜지스터(Q9,Q10)는 달링턴 회로를 구성하고 있다. 직렬로 연결된 제너 다이오드(ZD6,ZD7)는 직렬로 연결되어 트랜지스터(MN4)의 게이트에 인가되는 전압을 클램핑한다.
위들러(widlar) 전류 미러를 형성하고 있는 트랜지스터(Q11)와 트랜지스터(Q12)의 면적비가 N : 1로 이루어지고, 트랜지스터(Q11,Q12)에 흐르는 이미터 전류가 같다고 하면 트랜지스터(Q11)의 이미터에 흐르는 전류(IR10)는 수학식2와 같다.
수학식2에서, VT 는 열전압이고, N은 트랜지스터(Q11)의 트랜지스터(Q12)에 대한 면적비이다.
따라서, 밴드갭 전압(Vband)은 수학식3과 같이 나타낼 수 있다.
Vband=Vbe12+2×R11×IR10
여기서, Vbe12는 트랜지스터(Q12)의 베이스와 이미터간의 전위이다.
따라서, 기준 전압(Vref)은 수학식 4와 같다.
수학식4를 온도T에 대하여 편미분하면, 수학식5로 나타낼 수 있다.
여기서, 는 -2mV/。C이고, 는 약 0.085mV/。C이다.
따라서, 수학식5로부터 알 수 있듯이, 저항(R10, R11)의 값을 적절히 조절함으로써 온도 변화에 일정한 밴드갭 기준 전압을 설정할 수 있으며, 이에 따라 기준 전압(Vref)도 일정하게 유지할 수 있다.
시스템 동작 전압 검출부(300)는 전원 전압(Vcc)에 캐소드가 연결된 제너 다이오드(ZD3)와, 제너 다이오드(ZD3)의 애노드에 일단이 연결된 저항(R16)로 이루어진다.
온도 보상부(400)는 트랜지스터(Q15)와, 트랜지스터(Q15)의 베이스에 연결된 저항(R17)과, 저항(R17)과 트랜지스터(Q15)의 베이스에 연결된 저항(R18)과, 트랜지스터(Q15)의 이미터와 접지단 사이에 연결된 저항(R19)로 이루어진다.
시스템 중지 전압 검출부(500)는 전원 전압(Vcc)에 이미터가 연결되고 트랜지스터(MP4)의 드레인에 베이스가 연결되며, 저항(R16)의 타단과 저항(R17)의 일단에 드레인이 연결된 PNP 바이폴라 트랜지스터(Q16)와, 전원 전압(Vcc)에 이미터가 연결되고 트랜지스터(MP4)의 드레인에 베이스가 연결되어 트랜지스터(Q16)과 함께 전류 미러를 형성하는 PNP 바이폴라 트랜지스터(Q17)와, 트랜지스터(Q16,Q17)의 베이스에 캐소드가 연결된 제너 다이오드(ZD4)와, 제너 다이오드(ZD4)의 애노드에 애노드가 연결된 다이오드(D1)와, 다이오드(D1)의 캐소드에 컬렉터가 연결되고 저항(R18)의 타단과 저항(R19)의 일단에 베이스가 연결되며 이미터가 접지된 NPN 바이폴라 트랜지스터(Q18)와, 트랜지스터(MP5)의 드레인에 컬렉터가 연결되고, 트랜지스터(Q17)의 컬렉터에 베이스가 연결되며 이미터가 접지된 NPN 바이폴라 트랜지스터(Q19)와, 설정된 밴드갭 기준 전압(Vref)을 구동 전원으로 하고, 트랜지스터(MP5, Q19)의 드레인과 컬렉터에 입력단이 연결되고 시스템에 출력단이 연결된 인버터(inverter)(INV)와, 인버터(INV)의 입력단에 캐소드가 연결되고 애노드가 접지된 제너 다이오드(ZD5)로 이루어져 있다.
이상과 같이 구성된 이 발명의 실시예의 동작을 도2와 도3, 도4를 참조하여 설명한다.
전원 전압(Vcc)단에 전원이 가해지면, 전원 전압(Vcc)은 스타트_업부(100)의 저항(R1)을 통해 트랜지스터(MN1)의 게이트에 인가된다. 여기서, 트랜지스터(MN1)의 게이트에 인가되는 전류는 수학식1과 같다.
그리고, 트랜지스터(MN1)의 게이트에 인가되는 전압은 제너 다이오드(ZD1,ZD2)에 의해 제너 전압이상 올라가지 못하도록 클램핑된다.
트랜지스터(MN1)의 게이트에 인가된 전압(Vcc-2Vz)이 문턱 전압(threshold voltage)이상이 되면, 트랜지스터(MN1)는 턴 온되고 저항(R3,R4)에 전류가 흐르게 된다.
저항(R3,R4)에 흐르는 전류 중 저항(R4)에 흐르는 전류는 트랜지스터(Q3,Q4)와 저항(R20)을 통해서 흐르며, 저항(R3)에 흐르는 전류는 트랜지스터(Q5)의 오프 상태로 인해 트랜지스터(Q2)의 컬렉터 전위를 상승시켜 트랜지스터(MN3)의 문턱 전압을 초과하는 순간 트랜지스터(MN3)를 턴 온시키고, 트랜지스터(Q11, Q12)의 베이스에 인가된다.
트랜지스터(Q4)는 전류 미러의 베이스 전압 손실을 방지하기 위한 것이다.
트랜지스터(MN3)가 턴 온하면, 트랜지스터(MP1)을 통해 인가되는 전류가 트랜지스터(MN3)의 소스에 흘러 밴드갭 기준 전압부(200)의 트랜지스터(Q11,Q12)의 베이스에 인가된다.
그러면, 트랜지스터(Q11,Q12)는 턴 온된다. 이때, 트랜지스터(Q11)에 흐르는 전류는 수학식2와 같다.
트랜지스터(Q11,Q12)가 턴 온됨에 따라, 트랜지스터(Q8)은 턴 온되고, 트랜지스터(Q6,Q7) 또 턴 오프된다.
트랜지스터(Q8)가 턴 온되면, 트랜지스터(Q8)는 트랜지스터(MN4)로부터 인가되는 전류가 저항(R7)과, 트랜지스터(Q6)를 거쳐 저항(R10,R11)에 인가된다.
그리고, 트랜지스터(Q12)가 턴 온되면, 트랜지스터(Q12)는 트랜지스터(MN4)로부터 인가되는 전류가 저항(R8)과 트랜지스터(Q7)를 거쳐 저항(R11)에 인가된다.
트랜지스터(Q9,Q10)는 달링턴 회로로서, 피드백 루프(loop)를 만들어 트랜지스터(MN4)의 게이트 전위를 조절하여 트랜지스터(MN4)의 전류를 조절할 수 있도록 한다.
이상과 같은 동작을 통해 트랜지스터(Q11)의 이미터에 흐르는 전류를 수학식2와 같이 구할 수 있으며, 그에 따라 수학식3, 4, 5를 구할 수 있게 된다.
따라서, 수학식3∼5을 통해 밴드갭 기준 전압이 설정됨을 알 수 있게 된다.
밴드갭 기준 전압(Vref)이 설정됨에 따라, 시스템 동작 전압 검출부(300)에 기준 전압(Vref)이 인가된다.
그리고, 기준 전압(Vref)은 트랜지스터(MP3)의 소스에 전압이 인가되고, 저항(R14)을 통해 트랜지스터(Q14)의 베이스로부터 전압이 인가된다.
이렇게 트랜지스터(Q14)의 베이스에 인가된 전압은 스타트_업부(100)의 저항(R6)에 인가되고 트랜지스터(Q5)의 베이스 입력이 된다. 트랜지스터(Q5)는 인가되는 트랜지스터(Q14)로부터 인가되는 전압에 따라 턴 온되고, 그에 따라 스타트_업부(100)는 동작을 마친다.
한편, 저항(R14)과 트랜지스터(Q14)의 컬렉터 사이의 전압에 의해 트랜지스터(Q1)는 턴 온되며 트랜지스터(MN2)를 통해 인가된 전류를 접지단에 접지시킨다.
여기서, 밴드갭 기준 전압부(200)에 의해 기준 전압(Vref)이 설정됨에 따라 시스템 중지 전압 검출부(500)의 인버터(INV)는 기준 전압(Vref)을 동작 전원으로 하여 구동을 시작한다.
이때, 인버터(INV)는 트랜지스터(MP5)로부터 공급되는 전류가 입력되는지 또는, 입력되지 않음에 따라 출력이 가변된다.
여기서, 인버터(INV)는 전류가 인가되는지 또는, 인가되지 않는지가 트랜지스터(Q19)의 동작에 따라 결정되고, 트랜지스터(Q19)의 동작은 트랜지스터(Q17)의 동작에 따라 결정된다.
그리고, 트랜지스터(Q17)은 트랜지스터(Q18)의 동작과 제너 다이오드(ZD4)와 다이오드(D1)에 따라 결정되고, 트랜지스터(Q18)은 시스템 동작 전압 검출부(300)의 트랜지스터(Q15)의 이미터에 흐르는 전류에 따라 결정된다.
트랜지스터(Q15)의 동작은 제너 다이오드(ZD3)의 캐소드로 인가되는 전원 전압(Vcc)의 레벨에 따라 결정된다.
결국, 인버터(INV)는 시스템 동작 전압 검출부(300)와 시스템 중지 전압 검출부(500)에 의해 출력이 결정된다.
이하, 시스템 동작 전압 검출부(300)와 시스템 중지 전압 검출부(500)와 더불어 온도 보상부(400)의 동작을 설명한다.
시스템 동작 전압 검출부(300)는 제너 다이오드(ZD3)를 이용하여 전원 전압(Vcc)이 제너 전압이상일 때만 회로에 입력되도록 한다.
전원 전압이 제너 다이오드(ZD3)의 제너 전압 이상인 경우, 전원 전압(Vcc)은 제너 다이오드(ZD3)를 통과하여 저항(R16)에 흐른다. 그리고, 저항(R16)을 거친 전압은 온도 보상부(400)에 인가된다.
온도 보상부(400)의 저항(R18,R19)은 인가되는 전압을 분압하여 트랜지스터(Q15)의 베이스에 인가시킴으로써 트랜지스터(Q15)를 턴 온시키고, 그에 따라 시스템 동작 전압 검출부(300)로부터 인가되는 전압이 트랜지스터(Q15)의 이미터에 흐르도록 한다. 여기서, 저항(R17,R18)은 회로내 온도가 상승하면 트랜지스터(Q15)의 컬렉터와 이미터간의 전위가 낮아져 비정상적인 동작을 하는 것을 방지하기 위한 것으로, 온도가 상승함에 따라 저항값이 상승하여 트랜지스터(Q15)의 베이스 전압이 높아지도록 하고, 그에 따라 트랜지스터(Q15)의 이미터에 흐르는 전압이 온도에 대해 영향을 받지 않도록 한다.
한편, 트랜지스터(Q15)의 이미터에 인가된 전류는 저항(R19)을 통해 접지되고, 트랜지스터(Q15)의 이미터와 저항(R19)의 접점 전압은 시스템 중지 전압 검출부(500)의 트랜지스터(Q18)의 베이스에 인가된다.
이때, 전원 전압(Vcc)가 수학식6에 나타내는 전압 Vcc(H)이상인 경우 트랜지스터(Q18)는 턴 온되며, 이 전압(Vcc(H))은 시스템을 단속하기 위한 제1 기준 전압이 된다.
Vcc(H)=Vzd3+I×R16+Vd+Vbe18
여기서, Vzd3는 제너 다이오드(ZD3)의 제너 전압이고, Vbe18은 트랜지스터(Q18)의 베이스와 이미터간의 전압이고, Vd는 저항 R17과 R18 사이의 접점의 전압이다.
한편, 트랜지스터(Q18)는 인가되는 전압에 의해 턴 온되어 트랜지스터(MP4)를 통해 트랜지스터(Q16,Q17)의 베이스에 인가되는 전류를 접지단으로 끌어내린다. 이에 따라 트랜지스터(Q16,Q17)는 턴 온되고, 트랜지스터(Q19)가 턴 온된다.
여기서, 제너 다이오드(ZD4)와 다이오드(D1)의 문턱 전압은 제1 기준 전압(Vcc(H))보다 낮은 전압으로 설정되어 있으며, 이에 따라 전원 전압(Vcc)와 상기 제1 기준 전압보다 크게 인가되었기 때문에 제너 다이오드(ZD4)와 다이오드(D1)는 도통된다.
트랜지스터(Q19)가 턴 온됨에 따라 트랜지스터(MP5)의 드레인으로부터 공급되는 전류는 인버터(INV)로 인가되지 않고 접지단으로 흘러버린다.
결국, 인버터(INV)는 전원 전압(Vcc)이 제1 기준 전압(Vcc(H))이상이 되면 도3에 도시된 (1)과 같이 하이 레벨의 신호를 출력한다. 다시 말해, 시스템 중지전압 검출부(500)의 인버터(INV)는 하이 레벨의 신호를 출력한다.
도3은 이 발명의 실시예에 따른 전원 전압 감지 회로에서 전원 전압의 레벨에 따라 변화하는 출력을 나타낸 파형도이다.
도3에서 가로축은 이 발명에 공급되는 전원 전압(Vcc)의 레벨을 나타내고, 세로축은 시스템 중지 전압 검출부(500)의 인버터(INV)에 출력 레벨(UVLO)을 나타낸다.
(1)은 전원 전압(Vcc)의 레벨이 증가할 때의 UVLO의 값을 나타내고, (2)는 전원 전압(Vcc)이 감소할 때의 UVLO의 값을 나타낸다.
이와 같이, 시스템 중지 전압 검출부(500)가 하이 레벨의 신호를 출력한다는 것은 시스템의 동작이 계속 유지된다는 것을 의미한다.
그러나, 제1 기준 전압(Vcc(H))이상이던 전원 전압(Vcc)이 시스템의 불안정한 전원 공급 동작에 의해 점차적으로 떨어지게 되면 이 발명은 다음과 같은 동작을 한다.
제너 다이오드(ZD3)는 인가되는 전원 전압(Vcc)이 제1 기준 전압(Vcc(H))보다 낮음에 따라 도통되지 않고 전원 전압(Vcc)이 회로에 인가되는 것을 막는다. 이러한 결과로 저항(R16)에는 전류가 흐르지 않는다.
그러나, 트랜지스터(Q15)는 트랜지스터(Q16)의 컬렉터로부터 인가되는 전류에 의해 계속해서 턴 온을 유지하며, 이에 따라 트랜지스터(Q18)도 턴 온되고 있다.
따라서, 트랜지스터(Q16,Q17)도 계속해서 턴 온상태를 유지하며, 결국 인버터(INV)의 출력은 여전히 하이 상태이다.
그러나, 전원 전압(Vcc)이 점차적으로 더 떨어져 소정의 전압이 되면, 즉 트랜지스터(Q16,Q17)를 턴 오프시키는 전압이 되면 인버터(INV)는 출력 신호를 반전시킨다.
여기서, 트랜지스터(Q16,Q17)를 턴 오프시키는 전압은 제2 기준 전압(Vcc(L))으로 다음의 수학식7와 같다.
Vcc(L)=Vce18(sat)+Vzd4+Vd1
여기서, Vce18(sat)는 트랜지스터(Q18)의 포화 상태에서 동작할 때의 컬렉터와 이미터 사이의 전압이고, Vzd4는 제너다이오드(zd4)의 제너 전압이고, Vd1은 다이오드(d1)의 전압이다.
상기 제2 기준 전압(Vcc(L))은 도3과 도4에 도시된 바와 같이 제1 기준 전압(Vcc(H))보다 낮은 전압 레벨을 가진다.
이와 같이 제2 기준 전압(Vcc(L))이 제1 기준 전압(Vcc(H))보다 낮게 되기 위해서는 제너 다이오드(ZD4)의 제너 전압이 제너 다이오드(ZD3)에 비해 제너 전압이 낮아야 한다.
도4는 이 발명의 실시예에 따른 전원 전압 감지 회로에서 전원 전압의 변화에 따른 기준 전압의 변화를 시뮬레이션한 파형도이다.
도4에서, 가로축은 전원 전압을 나타내고, 세로축은 전압 레벨을 나타낸다.
도4에서, 전원 전압(Vcc)이 제1 기준 전압(Vcc(H))보다 큰 경우 출력 전압은 Vref로 되며, 전원 전압(Vcc)이 감소함에 따라 출력 전압값이 작아지게 되어 전원 전압이 제2 기준 전압(Vcc(H))보다 작은 경우에는 거의 "0"으로 판단한다.
여기서, 회로 설계자는 수학식 6 및 수학식 7에 기재된 가변시킴으로써 제1기준 전압과 제2 기준 전압 사이의 폭을 조정할 수 있음을 알 수 있다.
결국, 시스템 중지 전압 검출부(500)의 제2 이하전압 검출 동작에 따라 즉, 트랜지스터(Q16,Q17)가 턴 오프됨에 따라 트랜지스터(Q19)는 턴 오프되고, 인버터(INV)는 입력단으로 하이 신호를 입력받아 도3의 (2)와 같이 인버팅시켜 로우 신호를 출력한다.
여기서, 인버터(INV)가 로우 신호를 출력한다는 것은 시스템의 동작을 중지시킨다는 것을 의미한다.
따라서, 이 발명은 전원 전압(Vcc)이 상승하여 Vcc(H)가 되기 전까지 동작하지 않다가, Vcc(H)이상이 되면 동작하여 회로내 공급되는 전원 전압(Vcc)의 레벨을 검출하여 시스템의 동작이 유지되도록 하고, 전원 전압(Vcc)이 일시적으로 감소하여 Vcc(H)이하 레벨이 되더라도 계속해서 시스템의 동작이 유지되도록 하며, 전원 전압(Vcc)가 Vcc(L)이하 레벨이 될 경우에만 시스템의 동작이 중지되도록 한다.
즉, 이 발명은 히스테리시스 특성을 가지고 전원 전압(Vcc)의 레벨에 따라 시스템의 동작을 제한한다.
이 발명은 회로에 공급되는 전원 전압의 레벨을 검출하여 시스템의 동작을 제한하는 신호를 출력함에 있어서, 시스템의 동작을 유지시키기 위한 신호를 출력하는 시점에서의 전원 전압의 레벨보다 시스템의 동작을 중지시키기 위한 신호를 출력하는 시점에서의 전원 전압의 레벨이 낮도록 하는 히스테리시TM 특성을 가지도록 하여 회로가 안정적인 동작을 하도록 하고, 그에 따라 시스템의 오동작을 방지한다.

Claims (6)

  1. 입력 전원이 인가됨에 따라 회로가 구동되도록 하는 신호를 출력하는 스타트_업부(100)와;
    상기 스타트_업부(100)의 출력 신호에 따라 구동하여, 온도가 변하더라도 일정한 밴드갭 기준 전압을 발생하는 상기 밴드갭 기준 전압부(200)와;
    전원 전압에 연결되고 베이스가 공통인 제1 타입의 제1 및 제2 트랜지스터(MP4, MP5)와, 전원 전압에 연결된 제2 타입의 제1 및 제2 트랜지스터(Q16,Q17)와, 제2 타입의 제1 및 제2 트랜지스터(Q16,Q17)의 베이스에 연결되어 상기 제2 타입의 제1 및 제2 트랜지스터(Q16,Q17)의 턴 오프 전압을 제한하는 제한 수단과, 상기 제1 타입의 제2 트랜지스터(MP5)의 드레인에 컬렉터가 연결되고 상기 제2 타입의 제2 트랜지스터(Q17)로부터 공급되는 전원에 따라 동작을 달리하는 제2 타입의 제3 트랜지스터(Q19)와, 상기 제2 타입의 제3 트랜지스터(Q19)의 컬렉터에 입력단이 연결되고 상기 기준전압 발생부(200)로부터의 기준 전압을 구동 전압으로 인가받는 인버터(INV)를 포함하여 이루어져, 전원 전압(Vcc) 감소시 상기 인버터(INV)의 출력을 제한하는 시스템 중지 전압 검출부(500)와;
    입력 전원에 캐소드가 연결되어 입력 전원이 제1 기준 전압 이상일 때만 도통되도록 하는 제1 제너 다이오드(ZD3)와, 상기 제1 제너 다이오드(ZD3)의 애노드와 상기 제2 타입의 제1 트랜지스터(Q16)의 컬렉터에 사이에 연결된 제1 저항(R16)으로 이루어져 전원 전압(Vcc) 상승시 상기 시스템 중지 전압 검출부(500)의 출력을 제한하는 시스템 동작 전압 검출부(300)와;
    상기 시스템 동작 전압 검출부(300)와 상기 시스템 중지 전압 검출부(300)로부터 전원을 인가받으며, 온도 변화에 무관한 전원이 출력되도록 하는 온도 보상부(400)로 이루어진 전원 전압 감지 회로.
  2. 제1항에서, 상기 제한 수단은,
    상기 제2 타입의 제1 및 제2 트랜지스터(Q16, Q17)의 베이스에 캐소드가 연결된 제2 제너 다이오드(ZD4)와, 상기 제2 제너 다이오드(ZD4)의 애노드에 애노드가 연결된 다이오드(D1)와, 상기 다이오드(D1)에 컬렉터가 연결되고 상기 제5 트랜지스터(Q15)의 이미터와 제2 저항(R18)의 일단에 베이스가 연결되고 이미터가 접지된 P채널 트랜지스터인 제6 트랜지스터(Q18)로 이루어진 전원 전압 감지 회로.
  3. 제2항에서, 상기 제2 제너 다이오드(ZD4)는,
    상기 제1 제너 다이오드(ZD3)보다 제너 전압이 낮은 것이 특징인 전원 전압 감지 회로.
  4. 제1항에서,
    제1 타입의 트랜지스터는 MOSFET이고, 제2 타입의 트랜지스터는 바이폴라 트랜지스터인 전원 전압 감지 회로.
  5. 제1항에서, 상기 스타트_업부(100)는,
    전원 전압(Vcc)을 소스 입력으로 하고, 베이스가 이하 전압 단속부(300)에 연결된 제1 PMOS 트랜지스터(MP1)와, 일단이 전원 전압(Vcc)에 연결된 제3 저항(R1)과, 상기 제3 저항(R1)의 타단에 게이트가 연결되고 전원 전압(Vcc)에 드레인이 연결되며 상기 제1 PMOS 트랜지스터(MP1)의 베이스에 소스가 연결된 제1 MNOS 트랜지스터(MN1)와, 상기 제1 PMOS 트랜지스터(MP1)의 드레인에 드레인이 연결되고 기준 전압(Vref)과 상기 인버터(INV)의 구동 전압 입력단에 연결된 제2 MNOS 트랜지스터(MN2)와, 상기 제2 MNOS 트랜지스터(MN2)의 소스에 컬렉터가 연결되고 상기 밴드갭 기준 전압부(200)에 베이스가 연결된 제1 NPN 바이폴라 트랜지스터(Q1)와, 상기 제1 NPN 바이폴라 트랜지스터(Q1)의 이미터에 일단이 연결된 제4 저항(R2)과, 직렬로 연결되어 있으며 상기 제1 MNOS 트랜지스터(MN1)의 게이트에 캐소드가 연결되고 애노드가 접지된 제3 및 제4 제너 다이오드(ZD1,ZD2)와, 상기 제1 MNOS 트랜지스터(MN1)의 소스에 일단이 연결된 제5 및 제6 저항(R3,R4)과, 상기 제5 및 제6 저항(R3,R4)의 타단에 이미터가 각각 연결되고 베이스가 공통인 제1 및 제2 PNP 바이폴라 트랜지스터(Q2,Q3)와, 상기 제1 및 제2 PNP 바이폴라 트랜지스터(Q2,Q3)의 베이스에 이미터가 연결되고 상기 제2 PNP 바이폴라 트랜지스터(Q3)의 컬렉터에 베이스가 연결된 제3 PNP 바이폴라 트랜지스터(Q4)와, 상기 제1 PNP 바이폴라 트랜지스터(Q2)의 컬렉터에 게이트가 연결되고 제2 MNOS 트랜지스터(MN2)의 드레인에 드레인이 연결되며 소스가 밴드갭 기준 전압부(200)에 연결된 제3 MNOS 트랜지스터(MN3)와, 상기 제2 MNOS 트랜지스터(MN2)의 게이트에 컬렉터가 연결된 제2 NPN 바이폴라 트랜지스터(Q5)와, 상기 제2 NPN 바이폴라 트랜지스터(Q5)의 이미터와 베이스에 일단이 각각 연결된 제7 저항(R5) 및 제8 저항(R6)과, 상기 제3 PNP 바이폴라 트랜지스터(Q4)의 베이스와 상기 제2 PNP 바이폴라 트랜지스터(Q3)의 컬렉터에 일단이 연결된 제9 저항(R20)으로 이루어진 전원 전압 감지 회로.
  6. 제1항에서, 상기 밴드갭 기준 전압부(200)는,
    전원 전압(Vcc)에 소스가 연결되고 제1 PMOS 및 MNOS 트랜지스터(MP1,MN1)의 게이트와 소스에 게이트가 연결된 제2 PMOS 트랜지스터(MP2)와, 상기 제2 PMOS 트랜지스터(MP2)의 드레인에 게이트가 연결되고 전원 전압(Vcc)에 드레인이 연결된 제4 NMOS 트랜지스터(MN4)와, 상기 제4 NMOS 트랜지스터(MN4)의 소스에 연결된 제10 및 제11 저항(R10,R11)과, 상기 제10 및 제11 저항(R10,R11)의 각 일단에 이미터가 연결되어 전류 미러를 형성하는 제4 및 제5 PNP 바이폴라 트랜지스터(Q6,Q7)과, 상기 제4 PNP 바이폴라 트랜지스터(Q6)의 컬렉터와 베이스에 이미터가 연결되고 상기 제5 PNP 바이폴라 트랜지스터(Q7)의 컬렉터에 베이스가 연결된 제6 PNP 바이폴라 트랜지스터(Q8)와, 상기 제6 PNP 바이폴라 트랜지스터(Q8)의 컬렉터로부터 베이스 입력을 받아 달링턴 회로를 구성하는 제3 및 제4 NPN 바이폴라 트랜지스터(Q9,Q10)와, 상기 제3 NPN 바이폴라 트랜지스터(Q9)의 컬렉터와 상기 제2 PMOS 트랜지스터(MP2)의 드레인 그리고 상기 제3 NPN 바이폴라 트랜지스터(Q9)의 베이스 사이에 연결된 커패시터(C1)과, 상기 제4 NPN 바이폴라 트랜지스터(Q10)의 이미터에 연결된 제12 저항(R9)와 상기 제12 저항(R9)에 연결되어 다이오드를 형성하는 제5 NPN 바이폴라 트랜지스터(Q13)와, 상기 제3 NMOS 트랜지스터(MN3)의 소스에 베이스가 연결되어 제6 PNP 바이폴라 트랜지스터(Q8)의 컬렉터와 베이스로부터 인가되는 전류를 컬렉터로 인가받는 제6 및 제7 NPN 바이폴라 트랜지스터(Q11,Q12)와, 상기 제6 및 제7 NPN 바이폴라 트랜지스터(Q11,Q12)의 각 이미터에 연결된 제13 및 제14 저항(R10,R13)과 상기 제13 및 제14 저항(R10,R13)의 일단과 접지단 사이에 연결된 제15 저항(R11)과, 상기 제7 NPN 바이폴라 트랜지스터(Q12)의 베이스와 제4 NMOS 트랜지스터(MN4)의 소스 사이에 연결된 제16 저항(R12)와, 상기 제7 NPN 바이폴라 트랜지스터(Q12)와 상기 제16 저항(R12)에 일단이 연결된 제17 저항(R13)과, 상기 제4 NMOS 트랜지스터(MN4)이 소스와 기준 전압에 소스가 연결된 제3 PMOS 트랜지스터(MP3)와, 상기 제3 PMOS 트랜지스터(MP3)의 드레인과 게이트에 연결된 제18 저항(R14)와, 상기 제18 저항(R14)에 컬렉터가 연결되고, 상기 제18 저항(R14) 그리고, 상기 제1 및 제2 NPN 바이폴라 트랜지스터(Q1,Q5)이 이미터에 베이스가 연결된 제8 NPN 바이폴라 트랜지스터(Q14)와, 상기 제8 NPN 바이폴라 트랜지스터(Q14)의 이미터에 일단이 연결된 제19 저항(R15)로 이루어진 전원 전압 감지 회로.
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