KR20000019817U - 비지에이형 반도체 패키지 구조 - Google Patents

비지에이형 반도체 패키지 구조 Download PDF

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Abstract

본 고안은 비지에이형 반도체 패키지 구조에 관한 것으로, 종래에는 솔더볼이 다층배선기판의 저면측에 부착되나, 통상 패키지가 납작한 직육면체 형상이므로 피시비에의 패키지 실장시 많은 면적을 차지하게 되어 실장성이 저하되는 문제점이 있었던 바, 본 고안에서는 다층배선기판의 상면에서 측면으로 배선이 형성되고, 그 다층배선기판의 상면에 반도체 칩이 부착되며, 그 반도체 칩의 패드와 다층배선기판의 배선이 와이어 부재를 통해 전기적으로 연결되고, 상기 반도체 칩과 와이어 부재를 감싸 보호하는 몰딩부가 다층배선기판의 상면에 형성되며, 상기 다층배선기판의 측면에 구비된 배선에 아웃단자가 부착되어 이루어짐으로써, 각 패키지를 세로로 세워 피시비에 실장할 수 있어 패키지의 실장시 피시비에 차지하는 면적을 최소화할 수 있다.

Description

비지에이형 반도체 패키지 구조{STRUCTURE FOR BGA TYPE PACKAGE}
본 고안은 반도체 패키지에 관한 것으로, 특히 패키지의 측면에 아웃단자가 장착되는 비지에이형 반도체 패키지 구조에 관한 것이다.
일반적인 비지에이(BGA : Ball Gride Array Package)는 주어진 면적에서 다핀을 실현할 수 있고, 외부단자가 짧아서 외부충격으로부터 휨발생이 방지되며, 전기적인 신호의 전달은 물론 패키지의 실장이 용이하여 널리 이용되고 있는 바, 도 1은 이러한 비지에이 패키지의 일례를 보인 종단면도이다.
이에 도시된 바와 같이 종래의 비지에이 패키지는, 금속배선이 상면에서 저면쪽으로 형성된 다층배선기판(1)과, 그 다층배선기판(1)의 캐비티(미도시)에 부착되는 반도체 칩(2)과, 그 반도체 칩(2)의 상면에 형성된 패드(미도시)와 다층배선기판(1)의 인너리드(혹은, 패턴)(미도시)를 전기적으로 연결하는 금속와이어(3)와, 상기 칩(2) 및 금속와이어(3)를 감싸는 몰딩부(4)와, 상기 다층배선기판(1)의 랜드(1b)에 부착되는 외부단자용 솔더볼(5)로 구성되어 있다.
도면중 미설명 부호인 1a는 금속배선, 6은 다이패들이다.
상기와 같은 종래의 비지에이 패키지를 제조하는 과정은 다음과 같다.
즉, 소정의 소잉공정을 통해 다층배선기판(1)을 제작하고 나서 그 중앙부의 캐비티(미도시)에 반도체 칩(2)을 부착하고, 그 반도체 칩(2)의 패드(미도시)와 다층배선기판(1)의 금속배선(1a)를 금속와이어(3)로 연결하며, 상기 반도체 칩(2)과 금속와이어(3)의 접속부를 외부 충격으로부터 보호하도록 몰딩부(4)를 형성하고, 상기 다층배선기판(1)의 저면측 랜드에 솔더볼(5)을 열압착시켜 부착하며, 상기 다층배선기판(1)의 타이바(tie bar)를 절단하여 단품의 패키지를 완성하는 것이었다.
그러나, 상기와 같은 종래의 비지에이 패키지는 솔더볼이 다층배선기판(1)의 저면측에 부착되나, 통상 패키지가 납작한 직육면체 형상이므로 피시비(미도시)에의 패키지 실장시 많은 면적을 차지하게 되어 실장성이 저하되는 문제점이 있었다.
따라서, 본 고안은 상기와 같은 종래 비지에이 패키지가 가지는 문제점을 감안하여 안출한 것으로, 패키지의 실장시 피시비에 차지하는 면적을 최소화할 수 있는 비지에이형 반도체 패키지를 제공하려는데 본 고안의 목적이 있다.
도 1은 종래 반도체 패키지의 일례를 보인 종단면도.
도 2는 본 고안 반도체 패키지의 일례를 보인 종단면도.
** 도면의 주요 부분에 대한 부호의 설명 **
11 : 다층배선기판 11a : 금속배선
11b : 랜드 12 : 반도체 칩
13 : 다이패들 14 : 금속와이어
15 : 몰딩부 16 : 솔더볼
이와 같은 본 고안의 목적을 달성하기 위하여, 다층배선기판의 상면에서 측면으로 배선이 형성되고, 그 다층배선기판의 상면에 반도체 칩이 부착되며, 그 반도체 칩의 패드와 다층배선기판의 배선이 와이어 부재를 통해 전기적으로 연결되고, 상기 반도체 칩과 와이어 부재를 감싸 보호하는 몰딩부가 다층배선기판의 상면에 형성되며, 상기 다층배선기판의 측면에 구비된 배선에 아웃단자가 부착되어 이루어지는 비지에이형 반도체 패키지 구조가 제공된다.
이하, 본 고안에 의한 비지에이형 반도체 패키지 구조를 첨부도면에 도시된 일실시예에 의거하여 상세하게 설명한다.
도 2는 본 고안에 의한 비지에이 패키지를 보인 종단면도이다.
이에 도시된 바와 같이 본 고안에 의한 비지에이 패키지는, 통상적인 다층배선기판(11)의 상면에서 측면으로 금속배선(11a)이 형성되고, 그 다층배선기판(11)의 상면에 구비되는 캐비티(미도시)에 반도체 칩(12)이 다이패들(13)에 의해 부착되며, 그 반도체 칩(12)의 상면에 형성되는 다수개의 패드(미도시)와 다층배선기판(11)의 상면측에 형성되는 금속배선(11a)이 금속와이어(14)를 통해 전기적으로 연결되고, 상기 반도체 칩(12)과 금속와이어(14)를 외부의 충격으로부터 감싸 보호하는 몰딩부(15)가 상기한 다층배선기판(11)의 상면에 형성되며, 상기 다층배선기판(11)의 측면에 구비된 금속배선(11a)에 아웃단자인 솔더볼(16)이 부착되어 이루어진다.
상기 솔더볼(16)은 일반적으로 사용되고 있는 주석(Sn)과 납(Pb)의 공융 혼합물로 그 비율은 주석이 63%이고 납이 37%이다.
도면중 미설명 부호인 11b는 랜드이다.
상기와 같이 구성되는 본 고안에 의한 비지에이 패키지를 제조하는 과정은 다음과 같다.
즉, 상기 다층배선기판(11)의 상면측 중앙에 형성된 캐비티(미도시)에 양면접착용 다이패들(13)을 대고 반도체 칩(12)을 얹어 부착하며, 그 반도체 칩(12)의 패드(미도시)를 다층배선기판(11)의 금속배선(11a)에 금속와이어(14)로 연결한 이후에는, 상기 반도체 칩(12)이 부착 연결된 다층배선기판(11)을 소정형상의 금형(미도시)에 뒤집어 넣고 그 반도체 칩(12)과 금속와이어(14)를 에폭시로 몰딩하여 몰딩부(15)를 형성한다.
다음, 소정시간을 경과시켜 에폭시를 경화시킨 다음에 상기 금형(미도시)을 제거하고, 상기 다층배선기판(11)의 측면에 형성된 각 랜드(11b)에 융매제를 바른 후에 통상적인 솔더볼(16)을 부착시키고 나서 약 210℃의 리플로우 오븐(미도시)을 이용하여 아웃단자인 각 솔더볼(16)을 랜드(11b)에 열압착시킨다.
이후, 상기 융매제를 제거하고 나서 다층배선기판(11)의 타이바를 절단하여 단품의 패키지를 완성하는 것이다.
이상에서 설명한 바와 같이 본 고안에 의한 비지에이형 반도체 패키지 구조는, 다층배선기판의 상면에서 측면으로 배선이 형성되고, 그 다층배선기판의 상면에 반도체 칩이 부착되며, 그 반도체 칩의 패드와 다층배선기판의 배선이 와이어 부재를 통해 전기적으로 연결되고, 상기 반도체 칩과 와이어 부재를 감싸 보호하는 몰딩부가 다층배선기판의 상면에 형성되며, 상기 다층배선기판의 측면에 구비된 배선에 아웃단자가 부착되어 이루어짐으로써, 각 패키지를 세로로 세워 피시비에 실장할 수 있어 패키지의 실장시 피시비에 차지하는 면적을 최소화할 수 있다.

Claims (1)

  1. 다층배선기판의 상면에서 측면으로 배선이 형성되고, 그 다층배선기판의 상면에 반도체 칩이 부착되며, 그 반도체 칩의 패드와 다층배선기판의 배선이 와이어 부재를 통해 전기적으로 연결되고, 상기 반도체 칩과 와이어 부재를 감싸 보호하는 몰딩부가 다층배선기판의 상면에 형성되며, 상기 다층배선기판의 측면에 구비된 배선에 아웃단자가 부착되어 이루어지는 것을 특징으로 하는 비지에이형 반도체 패키지 구조.
KR2019990006602U 1999-04-21 1999-04-21 비지에이형 반도체 패키지 구조 KR20000019817U (ko)

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* Cited by examiner, † Cited by third party
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KR100657158B1 (ko) * 2004-12-31 2006-12-12 동부일렉트로닉스 주식회사 실장 높이가 감소된 반도체 패키지 소자 및 그 제조 방법

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