KR20000019782A - Method for identifying wire bonding status of semiconductor package - Google Patents
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Abstract
Description
본 발명은 반도체 패키지의 와이어 본딩 상태 확인 방법에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 와이어 본딩 공정시에 불량으로 이루어진 와이어 본딩 상태를 와이어 본딩 장치내에 내장되는 소프트웨어 연산장치에 의하여 검출하여 불량을 방지할 수 있도록 한 반도체 패키지의 와이어 본딩 상태 확인 방법에 관한 것이다.The present invention relates to a method of checking a wire bonding state of a semiconductor package, and more particularly, to prevent a defect by detecting a wire bonding state made of a defect during a wire bonding process of the semiconductor package by a software computing device embedded in the wire bonding apparatus. It relates to a method of checking the wire bonding state of a semiconductor package that can be done.
통상적으로 반도체 패키지의 제조에 있어서, 반도체 칩상의 본딩 패드와 리드 프레임의 인너리이드를 전기적으로 접속하는 와이어 본딩 공정은 매우 중요하다. 그 이유는 칩의 인/아웃과 리드프레임 또는 인쇄회로기판간의 연결이 설계된 대로 정확하게 본딩되지 않으면 반도체로서의 기능을 상실하게 되기 때문이다.Usually, in the manufacture of a semiconductor package, a wire bonding step of electrically connecting the bonding pads on the semiconductor chip and the inner lead of the lead frame is very important. The reason is that if the connection between the chip in / out and the leadframe or printed circuit board is not bonded correctly as designed, it will lose its function as a semiconductor.
이에, 상기 본딩패드와 리드프레임의 인너리이드가 설계된 도면대로 와이어 본딩이 되지 않는 경우가 발생하게 되는데, 그 이유는 와이어 본딩 공정전에 이루어지는 반도체 칩 부착이 잘못되었거나, 리드 프레임의 불량등에서 그 이유를 찾을 수 있으며, 또한 와이어 본딩 장치를 계속해서 반복 사용하다보면 좌표계 값대로 움직이는 와이어 본더가 아주 미세한 오차를 일으키게 되어 와이어 본딩의 불량을 초래하게 된다.As a result, the bonding pad and the lead frame inner lead may not be wire bonded as designed. The reason for this may be due to a wrong semiconductor chip attachment before the wire bonding process or a poor lead frame. In addition, the repeated use of the wire bonding device may cause a very small error in the wire bonder moving according to the coordinate system value, resulting in poor wire bonding.
특히, 미숙련된 작업자에 의한 잘못된 위치수정이나 자료입력에 의한 불량도 많이 발생하였다.In particular, incorrect location corrections by inexperienced workers and defects due to data inputs also occurred.
따라서, 상기 와이어 본딩이 완료되면 작업자가 완료된 자재를 확대경을 통하여 육안으로 설계된 도면(Bonding dirgram)과 비교하면서 와이어 본딩된 상태를 직접 확인하게 된다.Therefore, when the wire bonding is completed, the operator directly checks the wire bonded state by comparing the completed material with a visually designed drawing (Bonding dirgram) through a magnifying glass.
그러나, 고밀도, 고집적화되는 상기 반도체의 와이어 본딩된 제품을 작업자의 육안식별로 확인하는 작업은 반복 작업이기 때문에 효율성을 저하시키고, 많은 작업시간이 소모되며, 정확성이 떨어지게 된다.However, the task of visually checking the wire-bonded product of the semiconductor, which is dense and highly integrated, by the naked eye of the operator is a repetitive work, which lowers the efficiency, consumes a lot of work time, and decreases the accuracy.
더욱이는, 상기와 같은 작업자의 육안식별에 의한 확인 작업은 작업자가 오래동안 같은 작업을 하기 때문에 실수를 범하는 경우가 발생할 수 있어 와이어 본딩이 제대로 되지 않은 반도체 제품을 그대로 통과시키는 문제점이 있다.In addition, the checking operation by the visual identification of the worker as described above may cause a mistake because the worker has the same work for a long time, there is a problem to pass the semiconductor product that is not properly wire bonding.
또한, 와이어/핀 수가 많은 패키지(BGA, QFP등 200 pin 이상)는 그 특성상 보이지 않는 부분까지 확인해야 하기 때문에 해당부분에 대한 부분샘플을 준비해야 하고, 이로인한 원자재의 소모가 많아 비효율적인 면이 있다.In addition, a package with a large number of wires / pins (more than 200 pins, such as BGA and QFP) needs to be checked for invisible parts. Therefore, partial samples must be prepared for the corresponding parts. have.
본 발명은 상기와 같은 문제점을 감안하여 기존에 작업자에 의한 와이어 본딩 상태의 육안식별 방법을 완전히 배제한 것으로서, 와이어 본딩 장치내에 미리 설계된 대로의 와이어 본딩 메모리 디스크(이하, 골든 메모리 디스크라 함)가 분리 가능하게 내장된 연산 장치를 설치하여, 좌표계값대로 와이어 본딩하며 동작하는 와이어 본더의 와이어 본딩 메모리(이하, 본딩 메모리 디스크라 함)가 연산 장치내에 입력되어, 상기 골든 메모리 디스크와 비교 확인되어짐으로써, 잘못된 와이어 본딩 상태를 작업도중에 검출할 수 있도록 한 반도체 패키지의 와이어 본딩 작업을 확인하는 방법을 제공하는데 그 목적이 있다.The present invention completely excludes the naked eye identification method of the wire bonding state by an operator in view of the above problems, and separates the wire bonding memory disk (hereinafter referred to as golden memory disk) as previously designed in the wire bonding apparatus. A wire bonding memory (hereinafter referred to as a bonding memory disk) of a wire bonder operating by wire bonding according to coordinate system values by installing a built-in arithmetic device as possible, is input into the computing device, and compared with the golden memory disk to be confirmed. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for identifying a wire bonding operation of a semiconductor package to detect an incorrect wire bonding state during operation.
도 1은 본 발명에 따른 반도체 패키지의 와이어 본딩 상태 확인 방법을 설명하기 위한 도면.1 is a view for explaining a wire bonding state checking method of a semiconductor package according to the present invention.
도 2는 와이어 본더가 본딩하게 되는 반도체 칩의 본딩 패드와 리드프레임에 대한 좌표계를 나타내는 개략도.2 is a schematic diagram illustrating a coordinate system for a bonding pad and a lead frame of a semiconductor chip to which a wire bonder is to be bonded;
＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
10:와이어 본딩 장치 12:본딩 메모리 디스크10: wire bonding device 12: bonding memory disk
14:골든 메모리 디스크 16:연산 장치14: Golden memory disk 16: Computing device
18:본딩패드 20:인너리이드18: bonding pads 20: inner lead
이하, 첨부도면을 참조하여 본 발명을 상세하게 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 반도체 패키지의 와이어 본딩 작업을 확인하는 방법은 와이어 본딩 장치(10)내에 연산장치(16)를 설치하는 단계와, 이곳에 설계된대로의 와이어 본딩 좌표계값이 메모리된 골든 메모리 디스크(14)를 분리 가능하게 내장시키는 단계와, 상기 와이어 본딩 장치(10)에 반도체 패키지가 올려지면 와이어 본더에 의하여 상기 골든 메모리 디스크(14)에 해당하는 와이어 본딩 작업이 시작되는 단계와, 이 와이어 본딩 작업중 상기 연산 장치(16)내로 작업중인 와이어 본더의 좌표계 값이 본딩 메모리 디스크(12)화 되어 입력되는 단계와, 상기 골든 메모리 디스크(14)의 좌표계값의 기준점을 중심으로 본딩 메모리 디스크(12)의 좌표계값을 상기 연산장치(16)에서 오버랩하여 비교 확인하는 단계로 이루어지는 것을 특징으로 한다.The method for confirming the wire bonding operation of the semiconductor package of the present invention includes the steps of installing the computing device 16 in the wire bonding device 10, and the golden memory disk 14 in which the wire bonding coordinate system values as designed therein are memorized. The semiconductor package is mounted on the wire bonding apparatus 10, and the wire bonding operation corresponding to the golden memory disk 14 is started by a wire bonder, during the wire bonding operation. The coordinate system value of the wire bonder working in the arithmetic unit 16 is input to the bonding memory disk 12, and the coordinate system of the bonding memory disk 12 is centered around the reference point of the coordinate system value of the golden memory disk 14. It is characterized in that it comprises a step of comparing and overlapping the value in the operation device 16.
또한, 상기 연산장치(16)는 상기 골든 메모리 디스크(14)와 본딩 메모리 디스크(12)의 좌표계값이 어긋나게 되면 와이어 본딩 장치(10)의 가동을 자동으로 멈추게 하는 단계를 진행시키게 된다.In addition, when the coordinate system values of the golden memory disk 14 and the bonding memory disk 12 are displaced, the arithmetic unit 16 automatically stops the operation of the wire bonding apparatus 10.
본 발명을 좀 더 상세하게 설명하면 다음과 같다.The present invention will be described in more detail as follows.
첨부한 도 1은 본 발명에 따른 반도체 패키지의 와이어 본딩 상태을 확인하는 방법을 설명하기 위한 도면으로서, 참조하여 와이어 본딩 상태를 확인하는 방법을 순서대로 설명하면 다음과 같다.1 is a view for explaining a method for checking a wire bonding state of a semiconductor package according to the present invention.
우선, 상기 방법을 실행시키기 위하여 와이어 본딩 공정을 진행시키게 되는 와이어 본딩 장치(10)내에 마이크로프로세서와 같은 소프트웨어 연산 장치(16)를 설치하게 된다.First, a software computing device 16, such as a microprocessor, is installed in the wire bonding device 10 in which the wire bonding process is performed to execute the method.
다음으로 상기 연산장치(16)내에 골든 메모리 디스크(14)를 분리 가능하게 내장시키게 된다.Next, the golden memory disk 14 is detachably embedded in the computing device 16.
한편, 상기 골든 메모리 디스크(14)는 미리 설계된 와이어 본딩 도면과 일치하는 좌표계값이 저장된 것으로서, 해당 반도체 패키지의 와이어 본딩시 동작하게 되는 와이어 본더의 좌표값 기준이 된다.On the other hand, the golden memory disk 14 is a coordinate system value stored in accordance with the wire bonding drawing is designed in advance, the reference value of the coordinates of the wire bonder that is operated during the wire bonding of the semiconductor package.
이때, 상기 골든메모리 디스크(14)를 만드는 방법을 몇가지로 설명하면 다음과 같다.In this case, the method of making the golden memory disk 14 will be described below in several ways.
첫 번째 방법은, 와이어 본딩된 도면을 보고, 작업자가 그 위치를 일일이 찍은 좌표값을 입력시키게 된다.The first method is to view the wire-bonded drawing and input the coordinate values that the worker takes in each position.
두 번째 방법은, 와이어 본딩된 도면을 그대로 스캔수단으로 스캐닝(Scanning)하여 입력시키게 된다.In the second method, the wire-bonded drawing is scanned and inputted as it is by scanning means.
세 번째 방법은, 고객이 와이어 본딩된 도면 자체를 파일로 만들어 주면, 이 파일의 값을 입력시키게 된다.In the third method, if a customer creates a wire-bonded drawing as a file, the value of the file is entered.
네 번째 방법은, 도면을 보고 미리 실제 와이어 본딩한 표준자료를 디지틀 카메라로 찍고, 이 찍힌 와이어 본딩의 좌표값을 입력시키게 된다.The fourth method is to view the drawings, take a pre-wired standard data with a digital camera, and input the coordinates of the wire bonding.
이어서, 상기 골든 메모리 디스크(14)를 내장시킨 후, 상기 와이어 본딩 장치(10)를 가동시켜 와이어 본더에 의한 와이어 본딩 공정을 진행시키게 된다.Subsequently, after the golden memory disk 14 is embedded, the wire bonding apparatus 10 is operated to perform a wire bonding process by a wire bonder.
한편, 상기 와이어 본딩은 반도체 칩상의 본딩 패드와 리드 프레임의 인너리이드를 전기적으로 접속하는 작업 공정으로서, 상기 와이어 본딩 장치의 와이어 본더는 X/Y 좌표계을 갖고 있고, 이 좌표계에는 제로 포인트(Zero point)가 있다.On the other hand, the wire bonding is a work process for electrically connecting the bonding pads on the semiconductor chip and the inner lead of the lead frame, wherein the wire bonder of the wire bonding apparatus has an X / Y coordinate system, and the coordinate system has a zero point. There is.
또한, 첨부한 도 2에 도시한 바와 같이 와이어 본더는 상기 반도체 칩의 본딩 패드에 대한 기준점(A)이 두 개가 있고, 리드프레임에 대한 기준점(B)이 두 개가 있다.In addition, as shown in FIG. 2, the wire bonder has two reference points A for the bonding pads of the semiconductor chip and two reference points B for the lead frame.
따라서 상기 와이어 본더는 상기 제로 포인트와 기준점(A,B)을 중심으로 와이어 본딩 동작을 하게 되는 것이다.Therefore, the wire bonder is to perform a wire bonding operation around the zero point and the reference point (A, B).
이때, 상기 와이어 본딩 장치(10)에서 반도체 패키지의 와이어 본딩 공정이 진행중일 때, 와이어 본딩을 하는 상기 와이어 본딩 장치(10)의 와이어 본더의 본딩 동작중인 좌표계값들이 상기 연산장치(16)내로 곧바로 입력된다.At this time, when the wire bonding process of the semiconductor package is in progress in the wire bonding apparatus 10, coordinate system values during the bonding operation of the wire bonder of the wire bonding apparatus 10 which performs wire bonding are directly into the computing device 16. Is entered.
더욱 상세하게는 상기 연산장치(16)내로 입력되는 좌표계값은 와이어 본딩시 동작하게 되는 와이어 본더의 좌표값으로서, 와이어 본더의 본딩패드(18)와 인너리이드(20)간의 와이어 본딩 작업완료후의 좌표계값 또는 본딩중인 개개의 본딩패드(18)와 인너리이드(20) 좌표계값이 연산장치(16)에 본딩 메모리 디스크(12)화 되어 저장된다.More specifically, the coordinate system value input into the computing device 16 is a coordinate value of the wire bonder which operates during wire bonding, and is a coordinate system after completion of the wire bonding work between the bonding pad 18 and the inner lead 20 of the wire bonder. The values or the individual bonding pads 18 and the inner lead 20 coordinate system values being bonded are bonded and stored in the computing device 16 as the bonding memory disk 12.
다음으로, 상기 연산장치(16)에서는 내장되어 있는 골든 메모리 디스크(14)의 좌표계값과 상기 와이어 본더의 본딩 좌표계값이 입력 저장된 본딩 메모리 디스크(12)의 좌표계값을 오버랩(Overlap)시켜, 와이어 본딩 상태를 비교 확인하게 된다.Next, the arithmetic unit 16 overlaps the coordinate system values of the built-in golden memory disk 14 and the bonding coordinate system values of the wire bonder to overlap the coordinate system values of the bonding memory disk 12 in which the input memory device 12 is stored. The bonding state is compared and checked.
여기서, 상기 비교시에, 상기 골든 메모리 디스크(14)와 본딩 메모리 디스크(12)의 좌표계들이 서로 일치하여야 비교를 할 수 있는 바, 골든 메모리 디스크(14)와 본딩 메모리 디스크(12)의 각 기준이 되는 X,Y 좌표값(도 2에서 제로 포인트)이 일치되어야 한다.In this comparison, when the coordinate systems of the golden memory disk 14 and the bonding memory disk 12 are identical to each other, the comparison is possible. Each reference of the golden memory disk 14 and the bonding memory disk 12 may be compared. This X, Y coordinate value (zero point in Fig. 2) must match.
만일, 골든 메모리 디스크(14)와 본딩 메모리 디스크(12)의 각 기준이 되는 X,Y 좌표값이 서로 일치하지 않는 경우에, 이를 일치시키는 보정을 상기 연산장치(16)에서 우선적으로 실행시킨 후, 골든 메모리 디스크(14)의 좌표계값과 본딩 메모리 디스크(12)의 좌표계값을 오버랩(Overlap)시켜, 와이어 본딩 상태를 비교 확인하게 된다.If the X and Y coordinate values, which are the respective reference values of the golden memory disk 14 and the bonding memory disk 12, do not coincide with each other, the calculation unit 16 preferentially executes a correction to match them. The coordinates of the golden memory disk 14 and the coordinates of the bonding memory disk 12 are overlapped to compare and confirm the wire bonding state.
이때, 상기 연산장치(16)는 오버랩후에 설계된 대로의 골든 메모리 디스크(14)의 좌표계값에 대하여 상기 본딩 메모리 디스크(12)의 좌표계값이 허용오차를 벗어나 불일치하게 되면 와이어 본딩 상태가 불량으로 판단하여, 상기 와이어 본딩 장치(10)를 정지시키는 신호를 발생하게 된다.At this time, the arithmetic unit 16 determines that the wire bonding state is bad when the coordinate system value of the bonding memory disk 12 is inconsistent with the coordinate system value of the golden memory disk 14 as designed after overlapping. Thus, a signal for stopping the wire bonding apparatus 10 is generated.
이에, 와이어 본딩 상태의 불량을 해결하기 위하여 상기 와이어 본딩 장치의 와이어 본더의 좌표계값을 설계된대로의 좌표계값으로 다시 보정 입력해줌으로써, 계속해서 용이하게 와이어 본딩 공정을 진행할 수 있게 된다.Accordingly, in order to solve the defect in the wire bonding state, the wire bonding process can be easily carried out by correcting and inputting the coordinate system value of the wire bonder of the wire bonding apparatus back to the coordinate system value as designed.
상술한 바와 같이 본 발명에 따른 소프트웨어를 이용하여 반도체 패키지의 와이어 본딩 상태을 확인하는 방법에 의하면, 종래에 작업자의 육안식별에 의한 와이어 본딩 상태 확인 작업을 완전히 배제할 수 있어 인력을 줄일 수 있고, 와이어 본딩 상태가 용이하게 확인되며 정확하게 이루어져 불량율이 거의 없게 되며, 와이어 본딩이 불량으로 되더라도 100% 검출할 수 있는 장점이 있다.According to the method of confirming the wire bonding state of the semiconductor package using the software according to the present invention as described above, it is possible to completely eliminate the wire bonding state check operation by the naked eye of the operator in the prior art can reduce the manpower, wire The bonding state is easily confirmed and is accurately made so that there is almost no defective rate, and even if the wire bonding becomes bad, there is an advantage that 100% can be detected.
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Cited By (2)
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Cited By (3)
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Legal Events
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|---|---|---|---|
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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