KR100585601B1 - Method for revising wire bonding position - Google Patents
Method for revising wire bonding position Download PDFInfo
- Publication number
- KR100585601B1 KR100585601B1 KR1020040036632A KR20040036632A KR100585601B1 KR 100585601 B1 KR100585601 B1 KR 100585601B1 KR 1020040036632 A KR1020040036632 A KR 1020040036632A KR 20040036632 A KR20040036632 A KR 20040036632A KR 100585601 B1 KR100585601 B1 KR 100585601B1
- Authority
- KR
- South Korea
- Prior art keywords
- bonding
- reference point
- semiconductor chip
- error
- lead
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8512—Aligning
- H01L2224/85121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/859—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving monitoring, e.g. feedback loop
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Abstract
본 발명은 자재가 본딩존으로 이송된 이송위치의 오차와, 리드 참조점의 위치오차 및 반도체 칩 참조점의 위치오차를 인식하는 공정들을 포함하는 와이어본딩위치 보정방법에 있어서, 이런 공정 시간을 줄어들 수 있는 와이어본딩위치 보정방법을 제공하는 것을 목적으로 하며, 이와 같은 목적을 달성하기 위하여 본 발명은, 다이 어태치(die attach)된 리드 프레임 자재를 본딩존으로 이송하고, 캐필러리 장치를 사용하여 상기 본딩존에서 상기 리드 프레임의 리드와 반도체 칩을 와이어 본딩하도록 보정하는 와이어본딩위치 보정방법에 있어서, 자재를 상기 본딩존으로 이송시키고, 히터 블록과 윈도우 클램프를 사용하여 자재를 고정시키는 단계와, 리드 프레임의 특정 위치에 배치된 리드 참조점의 위치를 인식하여 본딩존으로 이송된 자재의 이송위치 오차 및 리드 프레임의 본딩좌표 오차를 확인하는 단계를 포함하는 것을 특징으로 하는 와이어본딩위치 보정방법을 제공한다. The present invention provides a method for calibrating a wire bonding position including processes for recognizing an error in a transfer position where a material is transferred to a bonding zone, a position error of a lead reference point, and a position error of a semiconductor chip reference point. It is an object of the present invention to provide a method for correcting a wire bonding position, and to achieve the above object, the present invention transfers a die attach lead frame material to a bonding zone and uses a capillary device. A wire bonding position correction method for calibrating wire leads and semiconductor chips of the lead frame in the bonding zone, the method comprising: transferring a material to the bonding zone, and fixing the material using a heater block and a window clamp; Transfer position of material transferred to the bonding zone by recognizing the position of the lead reference point placed at the specific position of the lead frame It provides a wire bonding position correction method comprising the step of checking the error and the bonding coordinate error of the lead frame.
Description
도 1은 종래의 와이어본딩위치 보정방법의 각 공정을 도시한 흐름도이고,1 is a flowchart showing each process of the conventional wire bonding position correction method,
도 2는 본 발명에 따른 와이어본딩위치 보정방법을 채택한 와이어 본딩 장치의 일 예를 도시한 사시도이고,2 is a perspective view showing an example of a wire bonding apparatus adopting a wire bonding position correction method according to the present invention;
도 3은 본 발명에 따른 와이어본딩위치 보정방법을 채택한 와이어 본딩 장치 및 이에 구비된 본딩위치 보정장치의 블록도이고,3 is a block diagram of a wire bonding apparatus adopting a wire bonding position correcting method and a bonding position correcting apparatus provided therein according to the present invention;
도 4는 본 발명의 제1실시예에 따른 와이어본딩위치 보정방법의 각 단계를 도시한 흐름도이고,4 is a flowchart showing the steps of the wire bonding position correction method according to the first embodiment of the present invention,
도 5는 본 발명의 제2실시예에 따른 와이어본딩위치 보정방법의 각 단계를 도시한 흐름도이다.5 is a flowchart illustrating each step of the wire bonding position correction method according to the second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
15: 윈도우 클램프 16: 히터 블록15: window clamp 16: heater block
17: 캐필러리 장치 22: 카메라17: capillary device 22: camera
24: 화상처리부 26: 중앙처리부24: image processing unit 26: central processing unit
50: 리드프레임 자재 51: 리드프레임50: leadframe material 51: leadframe
53:리드 53a: 리드 참조점53:
55: 반도체 칩 55a: 반도체 칩 참조점55:
본 발명은 와이어본딩위치 보정방법에 관한 것으로서, 보다 더 상세하게는 리드와 반도체 칩을 와이어 본딩 시에 정확한 위치에서 와이어 본딩 작업이 수행되도록 리드 프레임의 올바른 진입상태를 확인 보정하고 본딩좌표를 인식하는 와이어본딩위치 보정방법에 관한 것이다. The present invention relates to a wire bonding position correction method, and more particularly, to check and correct the correct entry state of the lead frame so as to perform the wire bonding operation at the correct position when the wire and the semiconductor chip wire bonding, and to recognize the bonding coordinates It relates to a wire bonding position correction method.
통상적으로 반도체 팩키지(semiconductor package)는 리드 프레임과 반도체 칩을 엔켑슐레이션으로 몰딩한 상태로 제공된다. 반도체 팩키지를 조립하는 과정에는 와이어 본딩 공정이 포함되는데, 이러한 공정은 리드 프레임의 이너 리드와 반도체 칩의 전극을 골드 와이어 등으로 상호 연결하는 작업이다. 와이어 본딩 작업을 수행하는 와이어 본딩 장치에서는, 다이 어태치(die attach)된 리드 프레임 자재를 순차적으로 이송시켜서 실질적인 와이어 본딩 작업이 이루어지는 장소인 본딩존(bonding zone)에 안착시킨 다음에 리드프레임 자재를 상측에서는 윈도우 클램프로, 하측에서는 히터 블록으로 고정시킨 상태에서 와이어 본딩 작업이 이루어지게 되고, 그 후에 리드 프레임을 이송시켜서 와이어 본딩 장치의 외부로 배출시킨다.Typically, a semiconductor package is provided in an encapsulated molding of a lead frame and a semiconductor chip. The process of assembling the semiconductor package includes a wire bonding process, which is an operation of interconnecting the inner lead of the lead frame and the electrode of the semiconductor chip with gold wires. In a wire bonding apparatus that performs wire bonding operations, die attach lead frame materials are sequentially transferred to be placed in a bonding zone, which is a place where actual wire bonding operations are performed, and then the lead frame materials are attached. The wire bonding operation is performed while the upper side is fixed by the window clamp and the lower side by the heater block. After that, the lead frame is transferred and discharged to the outside of the wire bonding apparatus.
이런 와이어 본딩 장치에는 리드 프레임의 리드와 반도체 칩이 와이어 본딩되는 공정에서 정확한 위치에서 와이어 본딩 작업이 수행되도록 리드 프레임의 올바른 진입상태를 확인 보정하고 본딩좌표를 인식하는 본딩위치 보정장치가 구비되고 있다. 통상 본딩위치 보정장치는 카메라와 제어부를 구비하여, 상기 카메라로부 터 입력된 화상을 통하여 본딩존으로 이송되는 반도체 칩을 실장한 리드프레임 자재(이하 자재라 칭함)의 이송위치 오차를 보정하고 와이어 본딩좌표 오차를 인식하는 와이어본딩위치 보정을 행한다.Such a wire bonding apparatus includes a bonding position correcting apparatus for checking and correcting a correct entry state of a lead frame and recognizing bonding coordinates so that wire bonding is performed at an accurate position in a process of wire bonding of a lead frame and a semiconductor chip. . Usually, the bonding position correcting apparatus includes a camera and a control unit, and corrects a transfer position error of a lead frame material (hereinafter referred to as a material) mounted with a semiconductor chip transferred to a bonding zone through an image input from the camera. The wire bonding position correction which recognizes a bonding coordinate error is performed.
종래의 와이어본딩위치 보정방법을 도 1을 참조하여 설명하면, 윈도우 클램프(window clamp)와 히터 블록(heater block)을 개방한 상태에서, 그리퍼 장치(gripper)가 자재를 파지(把持)한 상태로 본딩존으로 이송한다(S1). 본딩존에 이송된 자재는 카메라가 포커싱하여 잘 인식하도록 이동된다. 이 경우, 상기 윈도우 클램프와 히터 블록을 사용하여 자재를 이동시킨다(S2). 그 후에 자재가 올바르게 본딩존에 이송되었는지 여부를 판단하기 위하여, 티치(teach)되어 있는 패턴을 카메라를 통하여 입력된 화상을 검토하여 이송위치 오차를 인식하게 된다(S3).A conventional wire bonding position correction method will be described with reference to FIG. 1, in a state in which a window clamp and a heater block are opened, with a gripper holding a material. Transfer to the bonding zone (S1). The material transferred to the bonding zone is moved so that the camera focuses and recognizes it well. In this case, the material is moved using the window clamp and the heater block (S2). After that, in order to determine whether the material is correctly transferred to the bonding zone, the image of the teach-in pattern is inputted through the camera to recognize the transfer position error (S3).
만약 자재이송위치 오차가 미리 설정된 허용치를 벗어난 경우에는 윈도우 클램프와 히터 블록을 충분히 개방하여 자재가 이동가능 하도록 하고(S4), 오차가 허용치 이하로 되도록 자재를 이동시킨 후에(S5), 본딩좌표 보정 단계를 거치게 된다. 즉, 윈도우 클램프와 히터 블록이 자재를 고정하고(S6), 리드프레임의 본딩좌표 보정을 위하여 리드 참조점을 인식하고(S7), 패드 본딩좌표를 보정하기 위하여 반도체 칩 참조점을 인식한 뒤에(S8) 보정된 좌표로 본딩을 수행한다(S9). If the material transfer position error is out of the preset tolerance, open the window clamp and heater block sufficiently to move the material (S4), and move the material so that the error is less than the tolerance (S5), then correct the bonding coordinates. It goes through the steps. That is, after the window clamp and the heater block fix the material (S6), recognize the lead reference point to correct the bonding coordinates of the lead frame (S7), and recognize the semiconductor chip reference point to correct the pad bonding coordinates ( S8) Bonding is performed with the corrected coordinates (S9).
이와 달리 자재이송위치 오차가 미리 설정된 허용치를 벗어나지 않은 경우에는 바로 본딩좌표 보정 단계를 거치게 되어서, 윈도우 클램프와 히터 블록이 자재를 고정하고(S6), 리드 본딩좌표 보정을 위하여 리드프레임의 참조점을 인식하고(S7), 패드 본딩좌표를 보정하기 위하여 반도체 칩의 참조점을 인식한 뒤 에(S8) 보정된 좌표로 본딩을 수행한다(S9).On the other hand, when the material transfer position error does not deviate from the preset tolerance, the bonding coordinate correction step is immediately performed, and the window clamp and the heater block fix the material (S6), and the reference point of the lead frame is adjusted to correct the lead bonding coordinate. In operation S7, the reference point of the semiconductor chip is recognized to correct the pad bonding coordinates (S8), and then bonding is performed using the corrected coordinates (S9).
따라서, 종래의 와이어본딩위치 보정방법에서는 자재의 이송오차 보정을 완료한 후에 와이어 본딩좌표 보정을 위한 참조점 인식작업을 행한다. 즉, 자재가 올바르게 본딩존에 이송되었는지 여부를 인식하고 보정한 다음에, 리드프레임의 참조점을 인식하고, 반도체 칩의 참조점을 인식하는 공정을 가진다.Therefore, in the conventional wire bonding position correction method, the reference point recognition operation for the wire bonding coordinate correction is performed after the correction of the feed error of the material. That is, the method has a process of recognizing and correcting whether the material is correctly transferred to the bonding zone, recognizing the reference point of the lead frame, and recognizing the reference point of the semiconductor chip.
그런데, 상기와 같은 보정방법에 의해서는 상기 자재가 리드 참조점 위치 오차가 허용치를 벗어나지 않도록 이동된 경우에도, 자재 이송위치 오차정도를 인식한 다음 리드프레임이 본딩좌표 오차를 확인하여야 한다. 이로 인하여, 자재 이송위치 오차정도를 인식하는 공정 후에 윈도우 클램프와 히터 블록으로 자재를 고정하는 공정 및 리드프레임의 참조점을 인식하는 불필요한 공정을 거쳐야 됨으로써, 와이어 본딩의 위치를 보정하는데 시간이 많이 걸리게 되어서, 결과적으로 자재이송시간이 많이 걸린다는 문제점이 있다. However, according to the above-described correction method, even when the material is moved so that the lead reference point position error does not deviate from the allowable value, the lead frame should check the bonding coordinate error after recognizing the error of the material transfer position. Because of this, after the process of recognizing the material transfer position error degree to go through the process of fixing the material with the window clamp and the heater block and the unnecessary process of recognizing the reference point of the lead frame, it takes a lot of time to correct the position of the wire bonding As a result, there is a problem that the material transfer time takes a lot.
본 발명은 상기와 같은 문제점 등을 포함하여 여러 문제점을 해결하기 위한 것으로서, 자재가 본딩존으로 이송된 이송위치의 오차와, 리드 참조점의 위치오차 및 반도체 칩 참조점의 위치오차를 인식하는 공정들을 포함하는 와이어본딩위치 보정방법의 보정하는 공정이 줄어드는 와이어본딩위치 보정방법을 제공하는 것을 목적으로 한다. The present invention is to solve a number of problems, including the above problems, the process of recognizing the error of the transfer position material is transferred to the bonding zone, the position error of the lead reference point and the position error of the semiconductor chip reference point An object of the present invention is to provide a wire bonding position correction method in which a process of correcting a wire bonding position correction method including the same is reduced.
상기와 같은 목적을 달성하기 위하여, 본 발명의 제1실시예에 따르면: In order to achieve the above object, according to the first embodiment of the present invention:
다이 어태치(die attach)된 리드 프레임 자재를 본딩존으로 이송하고, 캐필러리 장치를 사용하여 상기 본딩존에서 상기 리드 프레임의 리드와 반도체 칩을 와이어 본딩하도록 보정하는 와이어본딩위치 보정방법에 있어서, A wire bonding position correction method for transferring a die attach lead frame material to a bonding zone and correcting the wire bonding of a lead and a semiconductor chip of the lead frame in the bonding zone using a capillary device. ,
자재를 상기 본딩존으로 이송시키고, 히터 블록과 윈도우 클램프를 사용하여 상기 자재를 고정시키는 단계; 및Transferring material to the bonding zone and fixing the material using a heater block and a window clamp; And
리드 프레임의 특정 위치에 배치된 리드 참조점의 위치를 인식하여, 상기 본딩존으로 이송된 자재의 이송위치 오차 및 리드 프레임의 본딩좌표 오차를 확인하는 단계;를 포함하는 것을 특징으로 하는 와이어본딩위치 보정방법을 제공한다. Recognizing a position of a lead reference point disposed at a specific position of the lead frame, and checking a transfer position error of the material transferred to the bonding zone and a bonding coordinate error of the lead frame; Provide a correction method.
이 경우, 리드 참조점 위치 인식단계에서, 상기 자재의 이송위치 오차가 허용치를 벗어난 경우에는, 상기 히터 블록과 윈도우 클램프를 상기 자재로부터 충분히 이격되도록 개방하는 단계와, 상기 자재의 이송위치 오차가 허용치를 벗어나지 않도록 자재를 이동시키는 단계와, 상기 히터 블록과 윈도우 클램프를 사용하여 상기 자재를 고정시키는 단계와, 상기 리드 참조점의 위치를 인식하여, 상기 리드 프레임의 본딩좌표 오차를 확인하는 단계를 거치는 것이 바람직하다.In this case, in the step of recognizing the lead reference point position, if the transfer position error of the material is out of the allowable value, opening the heater block and the window clamp so as to be sufficiently separated from the material, and the transfer position error of the material is allowed. Moving the material so as not to deviate, fixing the material using the heater block and the window clamp, recognizing the position of the lead reference point, and checking a bonding coordinate error of the lead frame. It is preferable.
한편, 본 발명의 제2실시예에 따른 와이어본딩위치 보정방법은: On the other hand, the wire bonding position correction method according to the second embodiment of the present invention:
다이 어태치(die attach)된 리드 프레임 자재를 본딩존으로 이송하고, 캐필러리 장치를 사용하여 상기 본딩존에서 상기 리드 프레임의 리드와 반도체 칩을 와이어 본딩하도록 보정하는 에 있어서, Transferring die attached lead frame material to a bonding zone and calibrating to wire bond the lead and the semiconductor chip of the lead frame in the bonding zone using a capillary device,
상기 자재를 본딩존으로 이송시키고, 히터 블록과 윈도우 클램프를 사용하여 상기 자재를 고정시키는 단계;Transferring the material to a bonding zone and fixing the material using a heater block and a window clamp;
상기 반도체 칩의 특정 위치에 배치된 반도체 칩 참조점의 위치를 인식하여, 상기 본딩존으로 이송된 자재의 이송위치오차 및 상기 반도체 칩의 본딩좌표 오차를 확인하는 단계;를 포함하는 것을 특징으로 한다. Recognizing a position of a semiconductor chip reference point disposed at a specific position of the semiconductor chip, and checking a transfer position error of a material transferred to the bonding zone and a bonding coordinate error of the semiconductor chip; .
이 경우, 상기 반도체 칩 참조점을 인식하는 단계에서, 상기 자재의 이송위치 오차가 허용치를 벗어난 경우에는, 상기 히터 블록과 윈도우 클램프를 상기 자재로부터 충분히 이격되도록 개방하는 단계와, 상기 자재의 이송위치 오차가 허용치를 벗어나지 않도록 자재를 이동시키는 단계와, 상기 히터 블록과 윈도우 클램프를 사용하여 상기 자재를 고정시키는 단계와, 상기 반도체 칩 참조점의 위치를 인식하여, 상기 반도체 칩의 본딩좌표 오차를 확인하는 단계를 거치는 것이 바람직하다.In this case, in the step of recognizing the semiconductor chip reference point, if the error in the transfer position of the material is out of tolerance, opening the heater block and the window clamp so as to be sufficiently separated from the material, and the transfer position of the material Moving the material so that the error does not deviate from the tolerance, fixing the material by using the heater block and the window clamp, and recognizing the position of the semiconductor chip reference point to identify the bonding coordinate error of the semiconductor chip. It is preferable to go through the steps.
이어서, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다. 도 2는 와이어 본딩 장치의 하나의 예가 도시되고, 도 3은 본 발명의 제1실시예를 따르는 와이어본딩 위치보정방법을 채택한 와이어 본딩 장치 및 이에 구비된 본딩위치 보정장치의 블록도를 도시한다.Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings. 2 shows an example of a wire bonding apparatus, and FIG. 3 shows a block diagram of a wire bonding apparatus employing a wire bonding position correction method according to a first embodiment of the present invention and a bonding position correction apparatus provided therewith.
도면을 참조하면, 본 발명의 와이어본딩 위치보정방법을 채택한 와이어 본딩 장치(10)는 도 2에 도시된 바와 같이, 상호 평행하게 배치된 전방, 후방 레일(11, 12)과, 상기 전후방 레일(11,12)의 중심부에 상하로 배치된 히터 블록(16), 및 클램프(15)를 구비한다. 윈도우 클램프(15)는 지지부(13, 14)에 의해서 양단이 지지되어 승강 가능하게 설치된다. Referring to the drawings, the
또한 히터 블록(16)은 윈도우 클램프(15)의 수직 하부에 설치되며, 도시되지 아니한 승강 수단에 의해서 승강될 수 있다. 도시되지 아니한 그리퍼 장치(gripper device)는 레일(11, 12)들 중 하나를 따라서 안내되며, 반도체 칩인 다이(55)가 어태치(die attach)된 리드프레임(51)인 자재(50)의 가장자리를 파지한 상태로 레일(11,12)들 중 하나를 따라서 안내됨으로써 자재(50)를 히터 블록(16)과 윈도우 클램프(15)의 사이에 배치시킨다. In addition, the
히터 블록(16)과 윈도우 클램프(15)는 리드와 반도체 칩이 본딩되는 영역인 본딩존(Z)으로 이송된 자재(50)를 향하여 접근하는 방식으로 승강됨으로써 자재(50)의 상하 표면을 가압할 수 있다. 이와 같이 히터 블록(16)과 윈도우 클램프(15)에 의한 가압이 이루어진 상태에서 도 3에 도시된 캐필러리 장치(17)에 의해서 와이어 본딩 작업이 이루어진다.The
상기 와이어 본딩 장치에는 본딩위치 보정장치가 구비된다. 상기 본딩위치 보정장치(20)는 도 3에 도시된 바와 같이 카메라(22)와 화상인식부(24) 및 중앙처리부(26)를 구비한다. 카메라(22)는 본딩존(Z)에 배치되는 자재(50)의 이동위치를 측정하며, 반도체 칩(55)과 리드프레임 자재(50)의 본딩좌표위치를 측정한다. 상기 카메라(22)부터 입력된 화상은 화상인식부(24)에 의하여 인식되고, 중앙처리부(26)에서 상기 본딩존에 배치되는 자재의 이동위치 보정과 리드 및 반도체 칩 본딩좌표 보정을 명령하게 된다.The wire bonding device is provided with a bonding position correction device. As shown in FIG. 3, the bonding
이에 따라서, 상기 중앙처리부(26)와 연결된 그리퍼 장치가 파지하고 있는 자재를 오차만큼 이동시키게 되어 이동위치가 보정되고, 캐필러리 장치(17)가 상기 중앙처리부(26)에서 보정된 와이어본딩좌표에 따라서 반도체 칩(55)과 리드프레임(51)을 와이어 본딩하게 된다.Accordingly, the gripper device connected to the
이 경우, 와이어 본딩 장치는 본딩할 반도체 칩(55)과 리드(53) 각각의 위치를 정확하게 찾기 위하여 컴퓨터 비젼을 이용한 PRS(Pattern Recognition System)를 포함하는 것이 바람직하다. 이러한 PRS는, 먼저 중앙처리부(26)가 본딩되어야 할 정확한 위치에 배치된 리드프레임의 리드(53)의 특정부위에 패턴된 기준 리드 참조점(53a), 및 반도체 칩의 특정부위에 패턴된 기준 반도체 칩 참조점(55a)을 컴퓨터 비젼을 이용하여 기억시킨다. 그 후 실재로 이송된 자재에서의 리드 참조점(53a) 및 반도체 칩 참조점(55a)을 상기 기준 리드 참조점, 및 기준 반도체 칩 참조점과 비교하여서 오차를 확인하고, 이에 따라 오차만큼, 리드프레임 및 반도체 칩을 이동시키는 것을 의미한다.In this case, the wire bonding apparatus preferably includes a PRS (Pattern Recognition System) using a computer vision to accurately locate each of the
이러한 본딩위치 보정장치에 의한 본 발명에 제1실시예에 따르는 와이어본딩 위치보정방법은, 이송위치를 보정을 위한 이송위치 오차 인식단계와, 리드프레임의 본딩좌표 오차를 확인하기 위한 본딩좌표 오차 인식단계를 동시에 행한다. 즉, 상기 본딩존(Z)으로 이송된 자재(50)가 정확한 위치에 이송되었는지를 확인하는 단계와, 상기 캐필러리 장치(17)가 정확하게 본딩하기 위하여 상기 리드 프레임(55)의 본딩좌표 오차를 확인하는 단계를 동시에 행한다.The wire bonding position correction method according to the first embodiment of the present invention by such a bonding position correction device, a transfer position error recognition step for correcting the transfer position, and a bonding coordinate error recognition for checking the bonding coordinate error of the lead frame The steps are performed simultaneously. That is, checking whether the material 50 transferred to the bonding zone Z is transferred to the correct position, and bonding coordinate error of the
이를 위하여 리드프레임(55)의 본딩좌표 보정을 위하여 리드의 특정부분에 표시된 리드 참조점(lead reference point; 53a)을 인식함으로써, 본딩존(Z)으로 이송된 자재의 이송위치 오차와 리드프레임의 본딩좌표 오차를 동시에 행하게 된 다.To this end, by recognizing the lead reference point (53a) displayed on a specific portion of the lead to correct the bonding coordinates of the
도 3 및 4를 참조하여 각 단계를 좀 더 상세히 설명하면, 먼저 그리퍼 장치(미도시)가 자재(50)를, 히터 블록(16)과 윈도우 클램프(15)가 개방되어 있는 본딩존으로 이동시킨다(S10). Referring to FIGS. 3 and 4 in more detail, each gripper device (not shown) first moves the material 50 to a bonding zone in which the
그 다음 윈도우 클램프(15)와 히터 블록(16)으로 자재(50)를 고정시킨다(S20). 이는 상기 윈도우 클램프(15)와 히터 블록(16)이 자재를 고정시키는 공정에서 약간의 이동이 발생할 수 있고, 와이어 본딩 작업이 매우 민감한 작업으로서 약간의 오차가 발생 시에도 리드(53)간에 전기적 연결이나 쇼트가 발생할 수 있다. 따라서, 윈도우 클램프(15)와 히터 블록(16)이 자재를 고정시키고 난 뒤에 본딩좌표 오차를 확인하고 이에 따라 본딩좌표 보정을 행할 수 있기 때문이다.Next, the
그 후에 상기 리드프레임의 특정 위치에 배치된 리드 참조점(53a)의 위치를 인식한다(S30). 상기 인식된 리드 참조점을 사용하여서, 리드 참조점의 본딩좌표 오차 및 본딩존으로 이송된 자재의 이송위치 오차를 동시에 판단하게 된다. Thereafter, the position of the
이 인식된 리드 참조점(53a)을 기준 리드 참조점의 위치와 비교하여, 위치오차가 허용치를 벗어난 경우에는 자재를 이송오차 범위 내로 이동시킨 후에 리드참조점 오차를 인식하는 단계(S40)를 거치게 된다. The recognized
즉, 상기 자재(50)가 이동될 수 있도록 윈도우 클램프(15)와 히터 블록(16)을 개방한 다음(S41), 자재를 상기 오차가 허용치 내가 되도록, 더욱 바람직하게는 상기 오차만큼 이동시키게 된다(S42). 그 후에 윈도우 클램프와 히터 블록이 상하로 자재를 고정시키는 단계(S43)를 거친 다음 리드 참조점의 위치를 인식하여, 상 기 리드의 본딩좌표 보정을 위한 리드 프레임의 본딩좌표 오차의 정도를 확인한다(S44). 그 다음에 반도체 칩의 본딩좌표 보정을 위하여 반도체 칩 참조점(55a)을 인식하여 오차를 확인한 다음(S50), 캐필러리 장치(17)가 본딩좌표 보정된 위치에서 리드와 반도체 칩을 와이어 본딩한다(S60).That is, after opening the
이 인식된 리드 참조점(53a)을 기준 리드 참조점의 위치와 비교하여 위치오차가 허용치를 벗어나지 않은 경우에는, 리드 프레임의 본딩좌표를 보정하기 위하여 리드 참조점(53a)을 다시 인식할 필요가 없다. 이미 좌표이송위치 오차의 정도를 확인하는 동시에 리드 프레임의 참조점을 인식하였기 때문이다. 따라서, S40단계를 거치지 않고, 바로 반도체 칩의 본딩좌표 보정을 하기 위하여 반도체 칩의 본딩좌표 오차를 확인하는 반도체 칩 참조점(55a)을 인식하는 단계(S50)를 수행하게 된다. 그 후에 상기 리드 프레임의 본딩좌표 오차와 반도체 칩의 본딩좌표 오차에 따라서 캐필러리 장치가 본딩하게 된다(S60).If the recognized
따라서, 본 발명은 자재이송위치가 허용치를 벗어나지 않는 경우에 종래의 와이어본딩위치 보정방법에 비하여 공정이 줄어든다는 장점이 있다. 즉, 도 1에 도시된 종래의 와이어본딩위치 보정방법과 비교하였을 경우, 리드 프레임을 다시 인식하기 위하여 윈도우 클램프와 히터 블록으로 자재를 고정시키는 단계(S6)와 리드프레임의 리드 참조점을 인식하는 단계(S7)를 거칠 필요가 없으므로, 와이어본딩위치를 보정하는 공정이 줄어들게 되며, 이에 의하여 와이어 본딩하는 시간이 감축하게 된다. Therefore, the present invention has the advantage that the process is reduced compared to the conventional wire bonding position correction method when the material transfer position does not deviate from the allowable value. That is, when compared with the conventional wire bonding position correction method shown in FIG. 1, in order to recognize the lead frame again, fixing the material with the window clamp and the heater block (S6) and recognizing the lead reference point of the lead frame. Since there is no need to go through step S7, the process of correcting the wire bonding position is reduced, thereby reducing the time for wire bonding.
만약 고정도(高精度)로 반도체 칩(55)을 리드프레임(51)에 실장하는 다이 어태치 작업이 수행되어 리드 프레임 패드의 정확한 위치에 반도체 칩이 실장된다면, 리드 참조점 인식 공정과 반도체 칩 참조점 인식 공정을 별도로 할 필요가 없다. If a die attach operation for mounting the
즉, 반도체 칩 참조점(55a)을 인식함으로써, 자재(50)의 이송위치 오차 인식하는 공정과, 반도체 칩 본딩좌표의 보정을 위한 본딩좌표 오차를 인식하는 공정을 동시에 할 수 있다. 이 경우 반도체 칩 참조점(55a)을 인식함으로써, 동시에 리드프레임의 본딩좌표 오차를 인식할 수 있다.That is, by recognizing the semiconductor
따라서, 본 발명의 제2실시예에 따른 와이어본딩위치 보정방법의 각각의 단계를 도 3 및 도 5를 참조하여 상세히 설명하면, 상기 자재를 본딩존으로 이송시키고(S100), 히터 블록과 윈도우 클램프를 사용하여 상기 자재를 고정시키는 단계(S200)를 거친 다음, 상기 반도체 칩의 특정 위치에 배치된 반도체 칩 참조점의 위치를 인식하여, 상기 본딩존으로 이송된 자재의 이송위치오차 및 상기 반도체 칩의 본딩좌표 오차를 확인하는 반도체 칩 참조점 위치 인식단계(S300)를 거치는 된다. Therefore, each step of the wire bonding position correction method according to the second embodiment of the present invention will be described in detail with reference to Figs. 3 and 5, the material is transferred to the bonding zone (S100), the heater block and the window clamp After fixing the material by using a step (S200), the position of the semiconductor chip reference point disposed in a specific position of the semiconductor chip is recognized, the transfer position error of the material transferred to the bonding zone and the semiconductor chip The semiconductor chip is subjected to a reference point position recognition step (S300) of checking a bonding coordinate error.
만약 반도체 칩 참조점(55a) 위치의 오차가 허용치를 벗어난 경우에는, 다시 반도체 칩 참조점 위치를 인식하는 단계(S400)를 거치게 된다. 즉, 상기 히터 블록(16)과 윈도우 클램프(15)를 상기 자재(50)로부터 충분히 이격되도록 개방하는 단계(S410)와, 상기 반도체 칩 참조점의 위치가 허용치를 벗어나지 않도록 자재(50)를 이동시키는 단계(S420)와, 상기 윈도우 클램프 및 히터블록으로 자재를 고정하는 단계(S430), 및 상기 반도체 칩 참조점(55a)의 위치를 인식하여, 상기 반 도체 칩의 본딩좌표 오차를 확인하는 단계(S440)를 거친 다음에, 캐필러리 장치(17)가 와이어 본딩 작업을 수행하게 된다(S500).If the error of the position of the semiconductor
만약 상기 반도체 칩 참조점 위치의 오차가 허용치를 벗어나지 않은 경우에는, 캐필러리 장치가 비러 와이어 본딩 작업을 수행하게 된다. 이로 인하여 와이어본딩위치 보정공정이 획기적으로 줄어들게 되어서, 와이어 본딩 작업시간이 감소하게 된다.If the error of the position of the semiconductor chip reference point does not deviate from the allowable value, the capillary device performs the mirror bonding operation. This significantly reduces the wire bonding position correction process, thereby reducing the wire bonding operation time.
이상과 같은 공정을 가진 와이어본딩위치 보정방법에 의하면, 자재의 이송 위치가 허용치를 벗어나지 않는 경우에 와이어본딩위치를 보정하는 공정이 줄어들게 됨으로써, 자재 이송의 시간이 단축되고, 결과적으로 와이어 본딩 작업의 신속도가 증가한다.According to the wire bonding position correction method having the above process, the process of correcting the wire bonding position is reduced when the material conveying position does not deviate from the allowable value, thereby shortening the time of material conveying and consequently Rapidness increases.
이와 더불어 리드 참조점 또는 반도체 칩 참조점을 새롭게 인식할 필요가 없게 됨으로써, 인식 시에 발생하는 에러가 줄어들게 된다. In addition, since the read reference point or the semiconductor chip reference point does not need to be newly recognized, an error generated during the recognition is reduced.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 누구든지 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and any person skilled in the art to which the present invention pertains may have various modifications and equivalent other embodiments. Will understand. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040036632A KR100585601B1 (en) | 2004-05-22 | 2004-05-22 | Method for revising wire bonding position |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040036632A KR100585601B1 (en) | 2004-05-22 | 2004-05-22 | Method for revising wire bonding position |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050111484A KR20050111484A (en) | 2005-11-25 |
KR100585601B1 true KR100585601B1 (en) | 2006-06-07 |
Family
ID=37286694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040036632A KR100585601B1 (en) | 2004-05-22 | 2004-05-22 | Method for revising wire bonding position |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100585601B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012092058A2 (en) * | 2010-12-29 | 2012-07-05 | Orthodyne Electroncis Corporation | Methods and systems for aligning tooling elements of ultrasonic bonding systems |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03272151A (en) * | 1990-03-22 | 1991-12-03 | Mitsubishi Electric Corp | Correction of position of wire bonding device |
US5097406A (en) | 1989-10-03 | 1992-03-17 | Texas Instruments Incorporated | Lead frame lead located for wire bonder |
KR19990010136A (en) * | 1997-07-15 | 1999-02-05 | 황인길 | Pattern Recognition Apparatus and Ground Bonding Position Recognition Method Using The Same |
KR19990057772A (en) * | 1997-12-30 | 1999-07-15 | 김영환 | Wire Bonding Position Correction Device and Method |
-
2004
- 2004-05-22 KR KR1020040036632A patent/KR100585601B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5097406A (en) | 1989-10-03 | 1992-03-17 | Texas Instruments Incorporated | Lead frame lead located for wire bonder |
JPH03272151A (en) * | 1990-03-22 | 1991-12-03 | Mitsubishi Electric Corp | Correction of position of wire bonding device |
KR19990010136A (en) * | 1997-07-15 | 1999-02-05 | 황인길 | Pattern Recognition Apparatus and Ground Bonding Position Recognition Method Using The Same |
KR19990057772A (en) * | 1997-12-30 | 1999-07-15 | 김영환 | Wire Bonding Position Correction Device and Method |
Also Published As
Publication number | Publication date |
---|---|
KR20050111484A (en) | 2005-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20030084563A1 (en) | Semiconductor integrated circuit manufacturing method and bonding machine used for it | |
US4347964A (en) | Wire bonding apparatus | |
KR100585601B1 (en) | Method for revising wire bonding position | |
WO2009125520A1 (en) | Bonding device, method for recognizing position of bonding object used in bonding device, and recording medium on which program for recognizing position of bonding object is recorded | |
KR20000041236A (en) | Pre-alignment device of wafer probe system | |
JP3314174B2 (en) | Correction method of wire bonding coordinates | |
KR100295415B1 (en) | How to Check the Wire Bonding Status of Semiconductor Packages | |
KR0167457B1 (en) | Wire bonding apparatus | |
JPH07302806A (en) | Lead frame positioning apparatus | |
KR970007845B1 (en) | Lead frame recognition method to semiconductor wire bonding | |
KR100629272B1 (en) | wire bonding method | |
KR19990081144A (en) | Image Recognition System and Control Method for Preventing Double Bonding of Wire Bonder | |
JPH08335603A (en) | Method of manufacturing semiconductor device | |
US7056819B2 (en) | Methods and apparatus for determining pad height for a wire-bonding operation in an integrated circuit | |
KR100548010B1 (en) | Method for decision if die is attached on lead frame | |
JP2904194B2 (en) | Wire bonding equipment | |
KR100376966B1 (en) | Wire Bonder for preventing a leadframe strip folding and bonding method thereof | |
JPH01241138A (en) | Wire bonding of semiconductor device | |
KR20020088269A (en) | Wire bonding method for ball grid array package skipping reject unit | |
JPH031550A (en) | Wire bonder | |
JPS61119054A (en) | Automatic wire-bonding device | |
JPH09330945A (en) | Manufacture of semiconductor device | |
JP2000216173A (en) | Manufacture of semiconductor device | |
JP2006165391A (en) | Wire bonding method | |
JPH0377337A (en) | Wire bonding apparatus and manufacture of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130430 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20140422 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20150429 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |