KR20000019449A - 반도체 장치의 데이터 입력 버퍼 - Google Patents

반도체 장치의 데이터 입력 버퍼 Download PDF

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Abstract

본 발명은 스탠바이 전류 및 스태틱 전류에 의한 전력 소모를 감소시킬 수 있는 반도체 장치의 데이터 입력 버퍼를 제공한다. 본 발명에 따르면 입력 버퍼의 전원으로서 칩을 구동하는 전원 전압을 그대로 공급하지 않고, 전원 전압을 문턱 전압만큼 낮추어 이를 입력 버퍼로 공급함으로써, 불필요하게 입력 버퍼에 포함된 PMOS 트랜지스터가 턴온되지 않도록 한 것으로, 칩 전원 전위가 공급되는 칩 전원 라인(VCC)과; 칩 전원 라인에 결합되어 칩 전원 전위를 소정 전압 낮추어 TTL-전원 전위를 제공하는 전원 전압 강하부(200)와; 전원 전압 강하부에 결합되어 TTL-전원 전위를 공급하는 TTL-전원 라인(TVCCL)과; 입력 데이터 및 인에이블 신호가 각각 전달되는 입력 데이터 라인(DIN) 및 인에이블 신호 라인(/EN)과; TTL-전원 라인을 통해 전달되는 TTL-전원 전위에 의해 구동되며, 입력 데이터 라인 및 인에이블 신호 라인에 결합되어, 인에이블 신호가 액티브일 때 입력 데이터를 전달하는 조합 논리부(400) 및 조합 논리부의 출력을 반전하는 인버터부(300)를 포함한다.

Description

반도체 장치의 데이터 입력 버퍼
본 발명은 반도체 장치의 입력 버퍼 회로에 관한 것으로, 특히 스태틱 전류 소모를 감소시킬 수 있는 반도체 장치의 TTL-입력 버퍼 회로에 관한 것이다.
도 1은 종래 기술에 따른 반도체 장치의 TTL-입력 버퍼 회로의 일 예를 나타내는 회로도이다.
도 1을 참조하면, TTL-입력 버퍼 회로는 NOR 게이트(NR)와 인버터(INV1)를 포함하여 구성된다. NOR 게이트(NR)는 PMOS 트랜지스터(MP0, MP1)와 NMOS 트랜지스터(MN0, MN1)로 구성된 것으로, 인에이블 신호(/EN)가 "로우" 레벨인 경우에 패드(PAD)를 통해 인가되는 입력 데이터 신호(DIN)를 반전하여 출력하고, NOR 게이트(NR)의 출력은 인버터(INV1)에 의해 반전되어 데이터(DATA)로서 내부 회로로 전달된다. 3.0/3.3V의 전원 전압에서 동작하는 반도체 소자의 경우 TTL 입력은 2.2/0.4V이다. 따라서, 인에이블 신호(/EN)가 "로우" 레벨이 되어 PMOS 트랜지스터MP0)이 턴온되더라도, 데이터 패드(PAD)를 통해 입력되는 데이터(DIN)가 0.4V이면, NMOS 트랜지스터(MN1)는 턴온되지 않게 된다. 따라서, 반전 데이터 단자(/DATA)는"하이" 레벨이 되고, 인버터(INV1)의 출력은 "로우" 레벨이 된다.
이와 달리, 데이터 패드(PAD)를 통해 입력되는 데이터 신호가 2.2V이면, NMOS 트랜지스터(MN1)가 턴온되고(이 경우, VGS=2.2V임) PMOS 트랜지스터(MP1)도 약하게 턴온될 수 있다(이 경우, VGS=VCC-2.2V임). 이를 구체적으로 살펴보면, 3.3V 전원 전압에서 ±10% 변동을 고려하면, 전원 전위(VCC)는 2.97≤VCC≤3.63이 된다. 또한, 일반적인 CMOS 공정에 의해서 제조되는 트랜지스터의 문턱전압은 0.8V라고 볼 수 있다. 따라서, 최악의 경우 PMOS 트랜지스터(MP1)의 게이트와 소스간에 걸리는 전압은 1.43V가 되어 문턱전압(Vt)인 0.8V 이상이 된다. 따라서, PMOS 트랜지스터(MP1)가 약하게 턴온될 수 있다. 그리하여, NOR 게이트(NR)에 전류 경로가 형성되는 문제점이 있으며, 경우에 따라서는 그 다음 단인 인버터에서 전류 경로가 형성되는 문제점이 있다. 이러한 전류는 스탠바이 전류나 스태틱 전류의 주요 성분이 되어, 불필요하게 전력을 소모하는 문제점이 있다.
따라서, 본 발명의 목적은 스태틱 전류를 감소시킬 수 있는 반도체 장치의 입력 버퍼 회로를 제공하는 것이다.
본 발명의 다른 목적은 전력 소모를 감소시킬 수 있는 반도체 장치의 입력 버퍼 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 TTL-입력 버퍼 회로의 회로도.
도 2는 본 발명의 일 실시예에 따른 TTL-입력 버퍼 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
200…전원 전압 강하부
300…인버터부
400…NOR 게이트부
VCC…칩 전원 라인
TVCCL…TTL-전원 라인
상기 목적을 달성하기 위하여, 본 발명에서는 입력 버퍼의 전원으로서 칩을 구동하는 전원 전압을 그대로 공급하지 않고, 전원 전압을 문턱 전압만큼 낮추어 이를 입력 버퍼로 공급함으로써, 불필요하게 입력 버퍼에 포함된 PMOS 트랜지스터가 턴온되지 않도록 하였다.
본 발명의 한 측면에 따른 반도체 장치의 데이터 입력 버퍼는, 칩 전원 전위가 공급되는 칩 전원 라인(VCC)과; 상기 칩 전원 라인에 결합되어 칩 전원 전위를 소정 전압 낮추어 TTL-전원 전위를 제공하는 전원 전압 강하부(200)와; 상기 전원 전압 강하부에 결합되어 상기 TTL-전원 전위를 공급하는 TTL-전원 라인(TVCCL)과; 입력 데이터 및 인에이블 신호가 각각 전달되는 입력 데이터 라인(DIN) 및 인에이블 신호 라인(/EN)과; 상기 TTL-전원 라인을 통해 전달되는 TTL-전원 전위에 의해 구동되며, 상기 입력 데이터 라인 및 상기 인에이블 신호 라인에 결합되어, 인에이블 신호가 액티브일 때 입력 데이터를 전달하는 조합 논리부(400)를 포함한다. 또한, 반도체 장치의 데이터 입력 버퍼는 조합 논리부의 출력을 반전하는 인버터부(300)를 더 포함한다.
본 발명의 바람직한 실시예에 따르면, 상기 전압 강하부는 상기 칩 전원 라인과 상기 TTL-전원 라인 사이에 순방향으로 접속된 다이오드를 포함한다. 이 다이오드는 다이오드-접속된 PMOS 트랜지스터(PTTL) 또는 다이오드-접속된 NMOS 트랜지스터로 구성할 수 있다.
전원 전압 강하부는, 상기 다이오드의 캐소드와 상기 TTL-전원 라인 사이에 결합된 저항(RXF)과; 상기 TTL-전원 라인과 접지 사이에 결합된 커패시터(CXF)를 더 포함할 수 있다.
조합 논리부는 NOR 게이트로 구성되며, 이 NOR 게이트부(400)는 NOR 게이트의 출력이 제공되는 반전 데이터 단자(/DATA)와; 상기 인에이블 신호 및 상기 데이터가 각각의 게이트로 인가되고 그 소스-드레인 경로들이 상기 TTL-전원 라인과 상기 반전 데이터 단자 사이에 직렬로 결합되어 있는 2개의 PMOS 트랜지스터(MP0, MP1)와; 상기 인에이블 신호 및 상기 데이터가 각각의 게이트로 인가되고 그 드레인-소스 경로들이 상기 반전 데이터 단자와 접지 사이에 병렬로 결합되어 있는 2개의 NMOS 트랜지스터(MN0, MN1)를 포함하여 구성된다.
상기 인버터부는 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)로 구성되는 CMOS 인버터를 포함하여 구성될 수 있다. 또한, 인버터부(300)는 칩 전원 라인과 상기 PMOS 트랜지스터의 소스 사이에 순방향 접속된 다이오드를 더 포함할 수 있으며, 이 다이오드는 다이오드-접속된 PMOS 트랜지스터(MPD)로 구성되거나 또는 다이오드-접속 NMOS 트랜지스터로 구성될 수 있다. 상기 인버터부는, 또한 인버터부의 출력이 제공되는 데이터 단자(DATA)와; 상기 칩 전원 라인에 소스가 결합되고 상기 데이터 단자에 드레인이 결합되는 풀업 PMOS 트랜지스터(MPFB)와; 상기 데이터 단자의 신호를 반전하여 상기 풀업 PMOS 트랜지스터의 게이트로 인가하는 피드백 인버터(IFB)를 더 포함할 수 있다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 TTL-입력 버퍼 회로를 나타낸 회로도이다.
도 2를 참조하면, 반도체 장치의 입력 버퍼는 전원 전압 강하부(200), NOR 게이트부(400) 및 인버터부(300)를 포함하여 구성되어 있다. 전원 전압 강하부(200)는 PMOS 트랜지스터(PTTL), 저항(RXF) 및 커패시터(CXF)를 포함하여 구성되어 있다. PMOS 트랜지스터(PTTL)의 소스는 칩 전원 라인(VCC)에 결합되어 있고, 게이트 및 드레인이 공통 결합되어 다이오드로서 작용하고 있다. 저항(RXF)은 PMOS 트랜지스터(PTTL)의 공통 게이트/드레인 단자와 TTL-전원 라인(TVCCL) 사이에 결합되어 있으며, 커패시터(CXF)가 TTL-전원 라인(TVCCL)과 접지 라인(VSS) 사이에 결합되어 있다. 여기서, 다이오드-접속된 PMOS 트랜지스터(PTTL)는 다이오드-접속된 NMOS 트랜지스터로 대체하여 구성하는 것이 또한 가능하다. TTL-전원 라인(TVCCL)은 일반적으로 도전성이 좋은 금속으로 구성할 수 있다.
NOR 게이트부(400)는 PMOS 트랜지스터(MP0, MP1)와 NMOS 트랜지스터(MN0, MN1)를 포함하여 구성된다. PMOS 트랜지스터(MP0, MP1)의 소스-드레인 경로는 TTL-전원 라인(TVCCL)과 반전 데이터 단자(/DATA) 사이에 직렬로 결합되어 있고, PMOS 트랜지스터(MP0)의 게이트에는 인에이블 신호(/EN, "로우" 액티브 신호임)가 인가되고, PMOS 트랜지스터(MP1)의 게이트는 외부에서 데이터가 인가되는 패드(PAD)에 결합되어 있다. NMOS 트랜지스터(MN0, MN1)의 드레인-소스 경로는 반전 데이터 단자(/DATA)와 접지 전위(VSS) 사이에 병렬로 결합되어 있으며, NMOS 트랜지스터(MN0)의 게이트에는 인에이블 신호(/EN)가 인가되고, NMOS 트랜지스터(MN1)의 게이트에는 데이터 패드(PAD)를 통해 외부에서 입력되는 데이터(DIN)가 인가된다.
인버터부(300)는 PMOS 트랜지스터(MPD, MP2, MPFB), NMOS 트랜지스터(MN2), 인버터(IFB)를 포함한다. 다이오드-접속된 PMOS 트랜지스터(MPD)는 소스가 칩 전원 라인(VCC)에 결합되어 있고, 게이트와 드레인이 공통 접속되어 있다. PMOS 트랜지스터(MP2)가 소스-드레인 경로는 PMOS 트랜지스터(MPD)의 공통 게이트/드레인 단자와 데이터 단자(DATA) 사이에 결합되어 있고, 그 게이트는 반전 데이터 단자(/DATA)에 결합되어 있다. NMOS 트랜지스터(MN2)의 드레인-소스 경로는 데이터 단자(DATA)와 접지 라인(VSS) 사이에 결합되어 있고, 그 게이트는 반전 데이터 단자(/DATA)에 결합되어 있다. PMOS 트랜지스터(MPFB)의 소스-드레인 경로는 칩 전원 라인(VCC)과 데이터 단자(DATA) 사이에 결합되어 있다. 인버터(IFB)의 입력은 데이터 단자(DATA)에 결합되어 있고 그 출력은 PMOS 트랜지스터(MPFB)의 게이트로 인가된다.
이러한 구성의 TTL-입력 버퍼 회로에서, 전원 전압 강하부(200)에 포함된 PMOS 트랜지스터(PTTL)의 게이트-소스간 전압(VGS)은 항상 거의 문턱 전압(Vt) 근처가 되므로, 구동력(drivability)을 크게 하기 위해서는 제조 공정이 트랜지스터의 폭(width)을 넓게 하는 것이 바람직하다.
예를 들어, 칩 전체에 있는 TTL-입력 버퍼 회로가 N개이고, 1회의 입력 천이(transition)에 의해 입력 버퍼에 포함된 NOR 게이트부(400)의 전류 소모량이 x[nsec] 동안 y[㎃]라고 하면, 소모되는 전하량은 (N×x×y)[pC]이다. 이러한 양의 전하가 방전되더라도 TTL-전원 라인(TVCCL)의 전위 변동은 입력 데이터를 판단함에 있어서 영향을 주지 않을 정도로 이루어져야만 한다. 따라서, 전원 전압 강하부(200)에 포함된 커패시터(CXF)의 커패시턴스를 크게 하여, 전위 변동을 억제함이 바람직하다. 여기서, 커패시터(CXF)의 커패시턴스가 C[pF]라 하면, 1회의 TTL-입력 변화 시에 최대 전원 전압 변동은 △V=(N×x×y)/C[V] 가 된다. 예를 들어, N=40, x=5[nsec], y=100㎂, C=400㎊인 경우, △V=0.05[V]가 된다.
이런 경우에, 입력 버퍼의 입력 데이터의 천이시 소모되는 전류량은 전원 전압(VCC-Vt) 일 때의 값이 되므로, 도 1에 도시된 입력 버퍼의 경우에 비해서, 적어지게 된다. 또한 스태틱 전류가 중요한 응용(application)이 되는 경우에는 한 사이클의 길이가 길어지므로, PMOS 트랜지스터(PTTL)와 커패시터(CXF)에 의한 전하 보상이 가능하게 된다.
또한, 데이터 패드(PAD)를 통해 외부에서 인가되는 입력 데이터(DIN)의 값이 0.4[V]의 "로우" 레벨인 경우, NOR 게이트부(400)의 출력인 반전 데이터 단자(/DATA)는 (VCC-Vt)까지만 상승하게 된다. 따라서, 반전 데이터 단자(/DATA)를 반전시킬 때 통상의 인버터를 사용하면 그 인버터에 스태틱(static) 전류 소모가 발생하게 된다. 구체적으로, 통상의 CMOS 인버터를 사용하여, 반전 데이터 단자(/DATA)의 신호를 반전하려고 하면, 반전 데이터 단자(/DATA)가 (VCC-Vt)이므로, CMOS 인버터에 포함되는 PMOS 트랜지스터가 완전히 턴오프 상태를 유지하지 못하고 약하게 턴온된다. 이를 방지하기 위해서, 본 발명에 따른 입력 버퍼 회로에서는 인버터부(300)는 다이오드-접속된 PMOS 트랜지스터(MPD)를 포함한다. PMOS 트랜지스터(MPD)는 칩 전원 라인(VCC)을 전압 강하하여, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)로 이루어지는 CMOS 인버터를 구동하는 전원을 공급하게 된다. 따라서, 반전 데이터 단자(/DATA)가 (VCC-Vt)가 되더라고, PMOS 트랜지스터(MP2)는 완전히 턴오프된 상태를 유지할 수 있게 된다. 그리하여, 스태틱 전류 소모를 방지할 수 있게 된다. 여기서, 다이오드-접속된 PMOS 트랜지스터(MPD)는 다이오드-접속된 NMOS 트랜지스터로 대치할 수도 있다.
한편, 반전 데이터 단자(/DATA)가 "로우" 레벨인 경우에는 데이터 단자(DATA)가 (VCC-Vt)가 되므로, 이를 칩 전원 라인(VCC)까지 완전히 올리기 위해서, 데이터 단자(DATA)의 신호를 인버터(IFB)를 통해서 반전하여, PMOS 트랜지스터(MPFB)의 게이트로 인가한다. 여기서, 만일 PMOS 트랜지스터(MPFB)의 드레인을 반전 데이터 단자(/DATA)에 연결하면, PMOS 트랜지스터(MP0, MP1)를 통해서 칩 전원 라인(VCC)에서부터 TTL-전원 라인(TVCCL)까지 전류 경로가 형성되므로, 바람직하지 않다.
한편, 도 2에서와는 달리, 인버터부(300)를 통상의 CMOS 인버터로 구성하는 것도 또한 가능하다. 이 경우, CMOS 인버터를 구성하는 PMOS 트랜지스터가 약하게 턴온되므로, 전류 소모를 작게 할 수 있는 이점이 있다. 따라서, 데이터 패드(PAD)를 통해 인가되는 입력 데이터(DIN)의 2.2[V] "하이" 레벨일 때의 NOR 게이트부(400)에서 발생하는 전류 소모보다, 인버터에 의한 전류 소모가 크지 않은 경우에는, 인버터부(300)를 일반 CMOS 인버터로 구성할 수 있다. 여기서, 인버터부(300)를 CMOS 인버터로 구성하는 경우, 인버터부(300)의 전류 소모는 데이터 패드(PAD)를 통해 인가되는 입력 데이터(DIN)가 0.4[V]로 "로우" 레벨인 경우에 발생한다.
또한, 전원 전압 강하부(200)에 포함되어 있는 저항(RXF)과 커패시터(CXF)는 RC 필터를 구성하여 전원 전압 잡음이 TTL-전원 라인(TVCCL)으로 전달되지 않도록 한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따른 반도체 장치의 TTL-입력 버퍼는 TTL 입력으로 동작되는 반도체 장치의 스탠바이 전류(standby current)와 스태틱 전류(static current)를 감소시키어, 전력 소모를 줄이는 효과를 갖는다.

Claims (13)

  1. 칩 전원 전위가 공급되는 칩 전원 라인과;
    상기 칩 전원 라인에 결합되어 칩 전원 전위를 소정 전압 낮추어 TTL-전원 전위를 제공하는 전원 전압 강하부와;
    상기 전원 전압 강하부에 결합되어 상기 TTL-전원 전위를 공급하는 TTL-전원 라인과;
    입력 데이터 및 인에이블 신호가 각각 전달되는 입력 데이터 라인 및 인에이블 신호 라인과;
    상기 TTL-전원 라인을 통해 전달되는 TTL-전원 전위에 의해 구동되며, 상기 입력 데이터 라인 및 상기 인에이블 신호 라인에 결합되어, 인에이블 신호가 액티브일 때 입력 데이터를 전달하는 조합 논리부
    를 포함하는 반도체 장치의 데이터 입력 버퍼.
  2. 제1항에 있어서,
    상기 조합 논리부의 출력을 반전하는 인버터부를 더 포함하는 반도체 장치의 데이터 입력 버퍼
  3. 제2항에 있어서,
    상기 전압 강하부는 상기 칩 전원 라인과 상기 TTL-전원 라인 사이에 순방향으로 접속된 다이오드를 포함하는
    반도체 장치의 데이터 입력 버퍼.
  4. 제3항에 있어서,
    상기 다이오드는 소스가 상기 칩 전원 라인에 결합되어 있고 드레인 및 게이트가 공통으로 결합된 다이오드-접속된 PMOS 트랜지스터인 것을 특징으로 하는
    반도체 장치의 데이터 입력 버퍼.
  5. 제3항에 있어서,
    상기 다이오드는 다이오드-접속된 NMOS 트랜지스터인 것을 특징으로 하는
    반도체 장치의 데이터 입력 버퍼.
  6. 제3항에 있어서,
    상기 전원 전압 강하부는,
    상기 다이오드의 캐소드와 상기 TTL-전원 라인 사이에 결합된 저항과;
    상기 TTL-전원 라인과 접지 사이에 결합된 커패시터를 더 포함하는
    반도체 장치의 데이터 입력 버퍼.
  7. 제1항에 있어서,
    상기 조합 논리부는 NOR 게이트부인 것을 특징으로 하는
    반도체 장치의 데이터 입력 버퍼.
  8. 제7항에 있어서,
    상기 NOR 게이트부는,
    NOR 게이트의 출력이 제공되는 반전 데이터 단자와;
    상기 인에이블 신호 및 상기 데이터가 각각의 게이트로 인가되고 그 소스-드레인 경로들이 상기 TTL-전원 라인과 상기 반전 데이터 단자 사이에 직렬로 결합되어 있는 2개의 PMOS 트랜지스터와;
    상기 인에이블 신호 및 상기 데이터가 각각의 게이트로 인가되고 그 드레인-소스 경로들이 상기 반전 데이터 단자와 접지 사이에 병렬로 결합되어 있는 2개의 NMOS 트랜지스터를
    포함하는 것을 특징으로 하는
    반도체 장치의 데이터 입력 버퍼.
  9. 제2항에 있어서,
    상기 인버터부는 칩 전원 라인과 접지 사이에 그 소스-드레인 경로들이 직렬로 결합되고 게이트들이 상기 조합 논리부의 출력에 결합되어 있는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터를 구비하는 CMOS 인버터를 포함하는
    반도체 장치의 데이터 입력 버퍼.
  10. 제9항에 있어서,
    상기 인버터부는
    상기 칩 전원 라인과 상기 PMOS 트랜지스터의 소스 사이에 순방향 접속된 다이오드를 더 포함하는
    반도체 장치의 데이터 입력 버퍼.
  11. 제10항에 있어서,
    상기 다이오드는 소스가 상기 칩 전원 라인에 결합되고 게이트 및 드레인이 상기 PMOS 트랜지스터의 소스에 결합된 다이오드-접속된 PMOS 트랜지스터인
    반도체 장치의 데이터 입력 버퍼.
  12. 제10항에 있어서,
    상기 다이오드는 다이오드-접속된 NMOS 트랜지스터로 구성되는
    반도체 장치의 데이터 입력 버퍼.
  13. 제9항에 있어서,
    상기 인버터부는
    인버터부의 출력이 제공되는 데이터 단자와;
    상기 칩 전원 라인에 소스가 결합되고 상기 데이터 단자에 드레인이 결합되는 풀업 PMOS 트랜지스터와;
    상기 데이터 단자의 신호를 반전하여 상기 풀업 PMOS 트랜지스터의 게이트로 인가하는 피드백 인버터를 더 포함하는
    반도체 장치의 데이터 입력 버퍼.
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Cited By (1)

* Cited by examiner, † Cited by third party
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KR100728944B1 (ko) * 2001-06-26 2007-06-15 주식회사 하이닉스반도체 와이드 전압형 입력 버퍼 회로

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