KR20000019101A - 반도체소자의 식각방법 - Google Patents
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Abstract
본 발명은 TCP(Transformer Coupled Plasma)형태의 식각장비를 사용하여 형성시킨 플라즈마를 이용하는 반도체소자의 식각방법에 관한 것이다.
본 발명에 의한 반도체소자의 식각방법은 주식각가스로로 염소가스(Cl2Gas) 및 수소화브롬가스(HBr Gas)를 포함하는 혼합가스를 이용하며 공정이 수행되는 공정챔버의 압력을 20mTorr 내지 50mTorr 정도의 고압으로 유지하는 데 있다.
따라서, 산화막과의 선택비를 향상시키고, 언더컷 및 스트링거 발생을 방지하는 효과가 있다.
Description
본 발명은 반도체소자의 식각방법에 관한 것으로서, 보다 상세하게는 TCP(Transformer Coupled Plasma)형태의 식각장비를 사용하여 형성시킨 플라즈마를 이용하는 반도체소자의 식각방법에 관한 것이다.
일반적으로, 반도체소자 제조공정은, 반도체 웨이퍼 상에 이온주입공정, 사진공정, 식각공정, 확산공정 및 금속공정 등의 제조공정을 반복 진행하여 완성한다.
상기 공정중 사진공정은 소정의 박막이 형성된 반도체기판상에 특정의 포토레지스트를 도포한 후, 상기 포토레지스트상에 회로가 설계된 레티클을 정렬하여 소정을 빛을 소정의 빛을 상기 레티클을 통하여 상기 포토레지스트에 조사하는 노광을 한 후, 현상공정을 수행하여 포토레지스트패턴을 형성하는 공정이며, 상기 식각공정은 포토레지스트패턴을 식각마스크로 사용하여 하부막을 식각하여 소자 패턴을 형성하는 공정이다.
상기 공정중 식각공정은 사진공정의 상기 포토레지스트패턴을 식각 마스크로 사용하여 하부막을 식각하여 소자 패턴을 형성하는 공정이다. 상기 식각공정은 보통 소정의 소자패턴을 형성하는 것을 의미하며, 임의의 박막을 전면식각하는 것은 에치백(Etch Back)이라하여 구분한다.
식각방법은 습식식각과 건식식각으로 나눌 수 있으며, 상기 습식식각은 소자의 최소선폭이 수백 내지 수십 ㎛ 대의 식각에 사용되었으나 현재는 집적도의 한계 때문에 거의 사용되지 않고 있다. 현재 일반적으로 사용되는 반도체 식각방법은 상기 건식식각으로서, 상기 건식식각은 활성미립자와 대상물질과의 화학반응에 의하여 대상물질을 제거하는 방법과 대상물질을 물리적 이온충격으로 파괴하여 제거하는 방법 등 두 가지로 표현된다.
따라서, 상기 건식식각방법에 사용되는 식각장비들은 다양한 형태의 구성으로 이루어진다. 대표적인 식각장비로 알아이이(RIE : Reactive Ion Etcher), 알아이비이(RIBE : Reactive Ion Beam Etcher), 이시알피이(ECRPE : Electron Cyclotron Resonance Plasma Etcher), 아이시피이(ICPE : Inductive Coupled Plasma Etcher) 및 티시피이(TCPE ; Transformer Coupled Plasma) 등이 있다.
반도체소자 제조에 사용되는 박막은 산화막, 질화막, 폴리막 및 금속막 등이 있으며, 상기 박막들을 식각하기 위한 식각공정에 사용되는 식각가스는 상기 박막의 종류에 따라 다르다.
상기 건식식각공정시 고려하여야할 요소는 식각프로파일(Etching Profile), 하부막과의 선택비(Selectivity), 식각율(Etch Rate), 균일도(Uniformity) 및 패턴의 선폭(CD : Critical Dimension) 등이라 할 수 있다. 상기 요소중
균일도는 식각장비 자체에 의존성이 강한것으로 간주되며, 식각프로파일, 하부막과의 선택비, 식각율, 균일도 및 패턴의 선폭 등은 식각가스에 영향을 받는다.
보통 반도체소자는 메모리소자들이 형성되는 셀(Cell)부와 상기 셀부의 소자에 전원을 공급하는 배선 및 각종 테스트 패턴이 형성되는 페리(Peri)부로 나뉘어진다.
따라서 상기 셀부와 페리부의 제조는 동시공정에 의하여 형성되나 그 구조는 확연히 다르다. 그러므로 상기 셀부에는 소정의 패턴형성을 위하여 박막형성을 필요하나 상기 페리부는 상기 박막형성이 필요하지 않은 경우도 있다. 상기 페리부의 불필요한 박막의 제거는 통상 에치백공정을 수행한다.
실예로 셀패드폴리(Cell Pad Poly)공정을 살펴보면 상기 셀패드폴리는 셀콘택과 셀엑티브를 연결하는 것으로서, 상기 콘택패턴의 미세화로 게이트와의 얼라인마진(Align Margin) 확보를 위하여 사용되었다. 상기 셀패드폴리의 재질은 보통 폴리실리콘막이 사용된다.
상기 셀패드폴리형성을 위하여 층착한 상기 폴리실리콘막은 상기 페리부상에는 존재하지 않아야 한다. 그러므로 상기 페리부상의 상기 폴리실리콘막을 제거하기 위하여 에치백공정을 수행한다.
도1 내지 도2는 종래의 방법에 의한 폴리실리콘막의 에치백공정을 설명하기 위한 공정단면도이다.
도1은 반도체 기판(2)상에 게이트(4)가 형성되고 상기 게이트(4)상에 역삼각형태의 모양을 이루며 산화막(6) 및 폴리실리콘막(8)이 차례로 형성된 것을 나타낸다.
도2는 상기 폴리실리콘막(8)을 에치백한 결과를 나타낸다.
상기 폴리실리콘막(8)의 에치백은 TCPE형태의 식각장비를 사용하여 5 내지 20 mTorr 의 낮은 공정압력에서 플라즈마를 형성시켜 수행하는 것으로서 상기 산화막(6) 하부 측벽에 스트링거(10)가 발생한다. 상기 산화막(6)은 보통 증착시 특성상 모서리부분의 증착속도가 측면보다 빠르기때문에 상기 게이트 패턴(4)의 모양을 따라 역삼각형태의 모양을 이루며, 따라서 상기 산화막(36)상에 증착되는 상기 폴리실리콘막(8)도 상기 산화막(6)면을 따라 역삼각형태의 모양을 이루며 증착된다.
상기 스트링거(10)는 상기 폴리실리콘막(8)의 에치백시 식각가스의 직진성으로 등방성식각이 이루어지지않아 역삼각형태의 상기 산화막(6)으로 인하여 상기 산화막(6) 하부 측벽에 상기 폴리실리콘막(8)의 식각잔여물인 스트링거(10)가 발생한다.
상기 스트링거(10)는 후속공정에서 상기 산화막(6)에서 떨어져 파티클로 작용하는 문제점이 있었다.
또한 도3에서 보는 바와 같이 반도체 기판(12)상에 엑티브영역을 서로 분리하는 필드영역(14), 상기 엑티브영역의 소정부분이 노출된 컨택홀을 포함하는 산화막(16) 및 상기 산화막(16)상의 상기 컨택홀을 메몰시키며 소정두께를 갖는 폴리실리콘막(18)이 형성된 반도체구조에서 상기 폴리실리콘막(18)상에 소정 두께를 갖는 포토레지스트를 형성하여 폴리실리콘막(20) 패턴을 형성한 후, 5 내지 20 mTorr 의 낮은 공정압력에서 공정을 수행하는 TCPE형태의 식각장비를 사용하여 플라즈마를 형성시켜 상기 폴리실리콘막(8)을 에치백하면 상기 폴리실리콘 하부 패턴에 언더컷(A)이 발생하는 문제점이 있었다.
본 발명의 목적은, 반도체소자에 사용되는 폴리막을 TCP형태의 식각장비를 사용하여 형성시킨 플라즈마를 이용하여 효과적으로 식각할 수 있도록하는 반도체소자의 식각방법을 제공하는 데 있다.
도1 내지 도2는 종래의 방법에 의한 폴리실리콘막의 에치백공정을 설명하기 위한 공정단면도이다.
도3은 종래의 방법에 의한 폴리실리콘막의 건식식각방법을 설명하기 위한 공정단면도이다.
도4 및 도5는 본 발명의 실시예에 의한 폴리실리콘막의 에치백공정을 설명하기 위한 공정단면도이다.
도6은 본 발명의 다른 실시예에 의한 폴리실리콘막의 건식식각방법을 설명하기 위한 공정단면도이다.
※도면의 주요부분에 대한 부호의 설명
2, 12, 32, 42 ; 반도체기판 4, 34, 44 ; 게이트
6, 16, 36, 46 ; 산화막 8, 18, 38, 48 ; 폴리실리콘막
10 ; 스트링거 45 ; 콘택홀
50 ; 포토레지스트
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 식각방법은 TCP(Transformer Coupled Plasma)형태의 식각장비를 사용하여 플라즈마를 형성시켜 소정의 박막을 식각시키는 반도체소자의 식각방법에 있어서, 식각공정은 염소가스(Cl2Gas) 및 수소화브롬가스(HBr Gas)를 포함하는 혼합가스를 주식각가스로 이용함을 특징으로 한다.
상기 박막은 폴리막일 수 있다.
상기 염소가스의 플로우량은 30 내지 60sccm, 상기 수소화브롬가스의 플로우량은 30 내지 60sccm임이 바람직하다.
상기 식각공정은 20mTorr 내지 50mTorr 정도의 압력에서 공정을 수행함이 바람직하다.
상기 식각공정시 챔버의 상부전극에 인가되는 플라즈마 소스 파워(Plasma Source Power)는 150W 내지 250W임이 바람직하며 상기 식각공정시 챔버의 하부전극에 인가하는 바텀 파워(Bottom Power)는 100 내지 200W임일 수 있다.
상기 식각공정은 웨이퍼의 온도를 -5℃ 내지 25℃로 유지하며 공정을 수행함이 바람직하다.
본 발명은 TCP형태의 식각장비를 사용하여 플라즈마를 형성시켜 소정의 박막의 식각공정시 염소가스(Cl2Gas) 및 수소화브롬가스(HBr Gas)를 포함하는 혼합가스를 주식각가스로 사용하는 반도체소자의 식각방법에 관한 것이다.
이하, 본 발명의 구체적인 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
먼저, TCP형태의 식각장비의 챔버구성을 살펴보면 상기 챔버의 내부에 웨이퍼(Wafer) 즉, 반도체기판이 안착되며 하부전극 역활을 하는 척(Chuck)이 구비되고, 그 상부에는 가스가 공급되는 홀(Hole)들이 일정간격으로 형성된 커버(Cover), 평면코일(Planar Coil)이 내재하는 상부전극 및 상기 챔버내를 공정압력으로 유지시켜주는 터보펌프(Turbo Pump)가 구비된다.
상기의 구성으로 이루어지는 TCP형태의 식각장비의 플라즈마의 형성은 먼저, 상기 터보펌프를 사용하여 상기 공정챔버내부를 공정에 필요한 압력으로 유지하면서 상기 커버의 홀들을 통하여 식각가스를 공급한다. 그리고 상기 상부전극에 고주파(Radio Friquency)를 인가시키면 상기 상부전극에 의해 전기장 및 자기장이 형성되고, 상기 전기장 및 자기장에 의해 챔버내에 플라즈마가 형성된다.
이러한 플라즈마를 이용하여 반도체기판상의 폴리막을 에치백(Etch Back)하거나 포토레지스트 패턴을 식각마스크로하여 폴리막을 식각한다.
도4 및 도5는 본 발명의 실시예에 의한 폴리실리콘막의 에치백공정을 설명하기 위한 공정단면도이다.
도4는 반도체 기판(32)상에 게이트(34)을 형성되어 있고 상기 게이트(34)상에 산화막(36) 및 폴리실리콘막(38)이 차례로 형성된 것을 나타낸다.
상기 산화막(36)은 보통 증착시 특성상 모서리부분의 증착속도가 측면보다 빠르기때문에 상기 게이트(34)의 모양을 따라 역삼각형태의 모양을 이루며, 따라서 상기 산화막(36)상에 증착되는 상기 폴리실리콘막(38)도 상기 산화막(36)면을 따라 역삼각형태의 모양을 이루며 증착된다.
도5는 상기 폴리실리콘막(38)의 에치백공정을 수행하는 것을 나타낸다.
상기 폴리실리콘막(38)을 에치백하기위해서는 먼저 도4와 같이 상기 게이트 (34)가 형성되고 산화막(36) 및 폴리실리콘막(38)이 차례로 형성된 반도체 기판(32)을 TCP형태의 식각장비의 챔버내로 이동시켜 척상에 안착시킨다.
계속해서 상기 챔버내를 상기 터보펌프를 사용하여 상기 챔버내부를 공정에 필요한 압력으로 유지하면서 상기 커버의 홀들을 통하여 식각가스를 공급한다. 그리고 상기 상부전극 및 하부전극에 고주파를 인가시켜 플라즈마 형성하여 상기 폴리실리콘막(38)을 에치백한다.
계속해서 도5와 같이 상기 폴리실리콘막(38)이 에치백된 반도체구조를 얻는다.
상기 폴리실리콘막(38)을 식각시키는 본 발명에 따른 식각공정은 식각가스로 염소가스(Cl2Gas), 수소화브롬가스(HBr Gas)를 포함하는 혼합가스를 사용할 수 있다.
상기 혼합가스는 염소(Cl)기, 브롬(Br)기 또는 이외의 가스로 분리되며 상기 염소기 및 브롬기가 식각할 상기 폴리실리콘막(38)의 Si와 결합하여 탈착되어 식각된다.
본 발명은 상기 염소가스는 30 내지 60sccm, 상기 브롬화수소가스는 30 내지 60sccm으로 각각 공급되는 혼합가스를 이용한다. 그리고 본 발명의 상기 식각공정은 20mTorr 내지 50mTorr 정도의 압력에서 공정을 수행할 수 있고, 플라즈마 소스 파워(Plasma Source Power)는 150W 내지 250W로 이며, 반도체기판이 안착되는 척에 인가하는 바텀 파워(Bottom Power)는 100 내지 200W일 수 있다. 상기 식각공정은 웨이퍼의 온도를 -5℃ 내지 25℃로 유지하며 공정을 수행할 수 있다.
이러한 구성으로 이루어지는 본 발명의 폴리실리콘막(38)의 에치백공정의 수행은 주식각가스로 염소가스, 수소화브롬가스의 혼합가스를 전리시켜 등방성 식각특성 및 등방성 식각특성을 갖도록하여 에치백시 상기 폴리실리콘막(38) 형성시 상기 폴리실리콘막(38) 표면에 형성된 자연산화막을 효과적으로 제거하면서 식각하여 상기 산화막(26) 하부 측면에 미식각 상기 폴리실리콘막(28)에 의해 형성되는 스트링거의 발생을 억재한다.
도6은 본 발명에 의한 다른 실시예로 폴리실리콘막의 건식식각방법을 설명하기위한 공정단면도이다.
본 발명에 폴리실리콘막 식각공정의 다른 실시예는 반도체 기판상에 엑티브영역을 서로 분리하는 필드영역이 형성되고, 상기 엑티브영역의 소정부분이 노출된 컨택홀을 포함하는 산화막 및 상기 산화막상의 상기 컨택홀을 메몰시키며 상기 소정두께를 갖는 폴리실리콘막이 차례로 형성된 반도체구조에서 소정형태의 폴리실리콘막 패턴을 효율적으로 형성하는 공정이다.
도6에서 보는 바와 같이 반도체 기판(42)상에 엑티브영역을 서로 분리하는 필드영역(44)이 형성시키고, 상기 엑티브영역의 소정부분이 노출된 컨택홀(45)을 포함하는 산화막(46) 및 상기 산화막(46)상의 상기 컨택홀(45)을 메몰시키며 상기 소정두께를 갖는 폴리실리콘막(48)을 차례로 형성시킨다.
계속해서 상기 폴리실리콘막(48)상에 소정두께를 갖는 포토레지스트를 형성한 후, 사진식각공정을 통하여 상기 폴리실리콘막(48) 패턴을 얻는다.
상기 폴리실리콘막(48)을 식각시키는 본 발명에 따른 식각공정은 식각가스로 염소가스(Cl2Gas), 수소화브롬가스(HBr Gas)를 포함하는 혼합가스를 사용할 수 있다.
상기 혼합가스는 염소(Cl)기, 브롬(Br)기 또는 이외의 가스로 분리되며 상기 염소기 및 브롬기가 식각할 상기 폴리실리콘막(48)의 Si와 결합하여 탈착되어 식각된다.
본 발명은 상기 염소가스는 30 내지 60sccm, 상기 브롬화수소가스는 30 내지 60sccm으로 각각 공급되는 혼합가스를 이용한다. 그리고 본 발명의 상기 식각공정은 20mTorr 내지 50mTorr 정도의 압력에서 공정을 수행할 수 있고, 플라즈마 소스 파워(Plasma Source Power)는 150W 내지 250W로 이며, 반도체기판이 안착되는 척에 인가하는 바텀 파워(Bottom Power)는 100 내지 200W일 수 있다. 상기 식각공정은 웨이퍼의 온도를 -5℃ 내지 25℃로 유지하며 공정을 수행할 수 있다.
따라서 상기 폴리실리콘막(48) 패턴은 종래의 하부부위에 발생하는 언더컷(Under Cut)이 발생되지 않는 버티컬한 패턴을 형성한다.
상술한 바와 같이 TCP형태의 식각장비를 사용하여 플라즈마를 형성시켜 폴리막의 식각시 본 발명은 염소가스(Cl2Gas) 및 수소화브롬가스(HBr Gas)를 포함하는 혼합가스를 주식각가스로 이용하고 또한 공정압력을 종래보다 높게한다.
따라서, 산화막과의 높은 식각선택비를 얻을 수 있고, 이온들의 직진모멘텀을 감소시켜 등방성식각과 이방성식각의 적절한 조화로 스트링거 및 언더컷이 방지되는 효과가 있다.
따라서, 산화막과의 선택비를 향상시키고, 언더컷 및 스트링거 발생을 방지하는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
Claims (6)
- TCP(Transformer Coupled Plasma)형태의 식각장비를 사용하여 플라즈마를 형성시켜 폴리막을 식각시키는 반도체소자의 식각방법에 있어서,식각공정은 염소가스(Cl2Gas) 및 수소화브롬가스(HBr Gas)를 포함하는 혼합가스를 주식각가스로 이용함을 특징으로 하는 반도체소자의 식각방법.
- 제 1 항에 있어서,상기 염소가스의 플로우량은 30 내지 60sccm, 상기 수소화브롬가스의 플로우량은 30 내지 60sccm으로 공급함을 특징으로 하는 상기 반도체소자의 식각방법.
- 제 1 항에 있어서,상기 식각공정은 20mTorr 내지 50mTorr 정도의 압력에서 공정을 수행함을 특징으로 하는 상기 반도체소자의 식각방법..
- 제 1 항에 있어서,상기 식각공정시 챔버의 상부전극에 인가되는 플라즈마 소스 파워(Plasma Source Power)는 150W 내지 250W임을 특징으로 하는 상기 반도체소자의 식각방법.
- 제 1 항에 있어서,상기 식각공정시 챔버의 하부전극에 인가하는 바텀 파워(Bottom Power)는 100 내지 200W임을 특징으로 하는 상기 반도체소자의 식각방법.
- 제 1 항에 있어서,상기 식각공정은 웨이퍼의 온도를 -5℃ 내지 25℃로 유지하며 공정을 수행함을 특징으로 하는 상기 반도체소자의 식각방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980037029A KR20000019101A (ko) | 1998-09-08 | 1998-09-08 | 반도체소자의 식각방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980037029A KR20000019101A (ko) | 1998-09-08 | 1998-09-08 | 반도체소자의 식각방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000019101A true KR20000019101A (ko) | 2000-04-06 |
Family
ID=19549972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980037029A KR20000019101A (ko) | 1998-09-08 | 1998-09-08 | 반도체소자의 식각방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000019101A (ko) |
-
1998
- 1998-09-08 KR KR1019980037029A patent/KR20000019101A/ko not_active Application Discontinuation
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