KR20000014736A - Semiconductor device and fabrication method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 공정 마진(Margin) 확보하여 소자의 신뢰성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device suitable for securing process margins and improving reliability of the device.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1e는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device of the prior art.
도 1a에 도시한 바와 같이, 반도체 기판(11)을 액티브영역과 필드영역을 정의한 후, 필드영역에 해당하는 반도체 기판(11)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트랜치(Trench)를 형성한다.As shown in FIG. 1A, after defining the active region and the field region of the semiconductor substrate 11, the semiconductor substrate 11 corresponding to the field region is selectively removed to form a trench having a predetermined depth from the surface. do.
이어, 상기 트랜치를 포함한 전면에 절연막을 증착한 후, 에치백(Etch Back)이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치의 내부에만 절연막을 잔류시키어 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(12)을 형성한다.Subsequently, an insulating film is deposited on the entire surface including the trench, and then an etch back or chemical mechanical polishing (CMP) process is performed to leave the insulating film only inside the trench to have a shallow trench isolation (STI) structure. The separator 12 is formed.
그리고 상기 소자 격리막(12)에 의해 격리된 반도체 기판(11)의 액티브영역에 게이트 절연막(13)을 개재하여 게이트 전극(14)을 형성한다.The gate electrode 14 is formed through the gate insulating film 13 in the active region of the semiconductor substrate 11 isolated by the device isolation film 12.
이어, 상기 게이트 전극(14)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(14)의 양측의 반도체 기판(11)의 표면내에 LDD(Lightly Doped Drain)영역(15)을 형성한다.Subsequently, low concentration impurity ions are implanted into the entire surface of the semiconductor substrate 11 using the gate electrode 14 as a mask to lightly doped drain on the surface of the semiconductor substrate 11 on both sides of the gate electrode 14. Region 15 is formed.
도 1b에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 제 1 질화막(16)을 증착한다.As shown in FIG. 1B, a first nitride film 16 is deposited on the entire surface of the semiconductor substrate 11 including the gate electrode 14.
도 1c에 도시한 바와 같이, 상기 제 1 질화막(16)의 전면에 에치백(Etch Back)공정을 실시하여 상기 게이트 전극(14)의 양측면에 제 1 질화막 측벽(16a)을 형성한다.As illustrated in FIG. 1C, an etch back process may be performed on the entire surface of the first nitride layer 16 to form first sidewalls 16a of both sides of the gate electrode 14.
여기서 에치백 공정시 오버에치(Over Etch)에 의해 소자 격리막(12)이 소정 두께만큼 손실(Loss)된다.Here, the device isolation layer 12 is lost by a predetermined thickness due to over etching during the etch back process.
그리고 상기 게이트 전극(14) 및 제 1 질화막 측벽(16a)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 고농도 불순물 이온을 주입한 후, RTP 어닐(Rapid Themical Process Anneal)을 실시하여 고농도 불순물 이온을 확산시키어 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 상기 LDD영역(15)과 연결되는 소오스 및 드레인 불순물영역(17)을 형성한다.After implanting high concentration impurity ions into the entire surface of the semiconductor substrate 11 using the gate electrode 14 and the first nitride film sidewall 16a as a mask, RTP annealing is performed to perform high concentration impurity. Ions are diffused to form source and drain impurity regions 17 connected to the LDD regions 15 in the surface of the semiconductor substrate 11 on both sides of the gate electrode 14.
도 1d에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 고융점금속(예를 들면 텅스텐 등)을 증착한 후 어닐공정을 실시하여 상기 소오스/드레인 불순물영역(17)이 형성된 반도체 기판(11)의 표면과 게이트 전극(14)의 표면에 살리시이드(Salicide)막(18)을 형성한다.As shown in FIG. 1D, a high melting point metal (for example, tungsten, etc.) is deposited on the entire surface of the semiconductor substrate 11 including the gate electrode 14, and then subjected to an annealing process to perform the source / drain impurity region ( A salicide film 18 is formed on the surface of the semiconductor substrate 11 on which the 17 is formed and on the surface of the gate electrode 14.
이어, 상기 반도체 기판(11) 및 게이트 전극(14)과 반응하지 않아 살리사이드막(18)이 형성되지 않는 고융점금속을 제거한다.Subsequently, the high melting point metal which does not react with the semiconductor substrate 11 and the gate electrode 14 and does not form the salicide layer 18 is removed.
도 1e에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 제 2 질화막(19)과 ILD(Inter Layer Directic)막(20)을 차례로 증착하고, 포토리소그래픽 공정을 이용하여 상기 소오스 및 드레인 불순물영역(17)이 형성된 살리사이드막(18)의 표면이 소정부분 노출되도록 상기 ILD막(20) 및 제 2 질화막(19)을 선택적으로 제거하여 콘택홀(21)을 형성한다.As illustrated in FIG. 1E, a second nitride film 19 and an ILD (Inter Layer Directic) film 20 are sequentially deposited on the entire surface of the semiconductor substrate 11, and the source and drain are formed using a photolithographic process. The contact hole 21 is formed by selectively removing the ILD film 20 and the second nitride film 19 so that the surface of the salicide film 18 having the impurity region 17 is exposed to a predetermined portion.
여기서 상기 제 2 질화막(19)의 증착온도는 700~800℃의 고온이다.Here, the deposition temperature of the second nitride film 19 is a high temperature of 700 ~ 800 ℃.
이후 공정은 도면에 도시하지 않았지만 콘택홀(21)을 통해 노출된 살리사이드막(18)과 연결되는 금속배선을 형성한다.Subsequently, although not shown in the drawing, a metal wiring connected to the salicide layer 18 exposed through the contact hole 21 is formed.
그러나 상기와 같은 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, there is a problem in the method of manufacturing a semiconductor device as described above.
첫째, 절연막 측벽 형성시 오버에치(Over Etch)에 의해 소자 격리막이 손실되어 액티브와 필드 경계면의 기판 표면이 노출되어 이후 살리사이드 형성시 PGI(Profiled Groove Isolation)측면에서의 정션 레키지(Junction Leakage)가 발생한다.First, the device isolation film is lost by overetching the sidewalls of the insulating layer to expose the substrate surface of the active and field interfaces, and then junction junction on the side of PGI (Profiled Groove Isolation) during the salicide formation. ) Occurs.
둘째, 소오스 및 드레인 불순물영역을 형성한 후에 700~800℃의 온도에서 질화막을 증착함으로써 소오스 및 드레인 불순물영역이 오버 확산되어 소오스 및 드레인 불순물영역이 파괴된다.Second, after the source and drain impurity regions are formed, a nitride film is deposited at a temperature of 700 to 800 ° C., so that the source and drain impurity regions are over-diffused to destroy the source and drain impurity regions.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 에치백 공정시 소자 격리막의 손실에 의해 액티브와 필드 경계면의 기판의 노출을 방지하여 살리사이드 공정시 정션 레키지를 줄이고, 소오스 및 드레인 불순물영역을 형성하기 전에 질화막을 증착함으로써 소오스 및 드레인 불순물영역의 파괴를 방지함으로써 소자의 신뢰성을 향상시키도록 한 반도체 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and prevents exposure of active and field interface substrates by loss of device isolation film during etch back process, thereby reducing junction architecture during salicide process, and source and drain impurity regions. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which improve the reliability of the device by preventing the destruction of the source and drain impurity regions by depositing a nitride film before forming the semiconductor film.
도 1a 내지 도 1e는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device of the prior art.
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조단면도Figure 2 is a structural cross-sectional view showing a semiconductor device according to the present invention
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
31 : 반도체 기판 32 : 소자 격리막31 semiconductor substrate 32 device isolation film
33 : 게이트 절연막 34a : 게이트 전극33: gate insulating film 34a: gate electrode
34b : 폴리 실리콘 측벽 35 : LDD영역34b: polysilicon sidewall 35: LDD region
36 : 질화막 측벽 37 : 소오스/드레인 불순물영역36 sidewall of nitride film 37 source / drain impurity region
38 : 살리사이드막 39 : ILD막38: salicide film 39: ILD film
40 : 콘택홀40: contact hole
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 액티브영역과 필드영역으로 정의된 반도체 기판과, 상기 반도체 기판의 액티브 표면과 필드 탑부분에 단차를 가지고 STI구조를 가지면서 형성되는 소자 격리막과, 상기 소자 격리막에 의해 격리된 액티브영역에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 게이트 전극의 양측면에 형성되는 제 1 측벽과, 상기 소자 격리막의 단차에 의해 노출된 반도체 기판의 양측면에 형성되는 제 2 측벽과, 상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물영역과, 상기 게이트 전극의 표면과 소오스/드레인 불순물영역이 형성된 반도체 기판 및 제 2 측벽의 표면에 형성되는 살리사이드막과, 상기 소오스/드레인 불순물영역이 형성된 살리사이막의 표면이 소정부분 노출되도록 콘택홀을 갖으면서 반도체 기판의 전면에 형성되는 절연막을 포함하여 구성되고, 상기와 구성되는 반도체 소자의 제조방법은 액티브영역과 필드영역으로 정의된 반도체 기판의 필드영역에 STI구조를 갖는 소자 격리막을 형성하는 단계와, 상기 소자 격리막을 표면으로부터 소정 두께만큼 제거하는 단계와, 상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 포함한 반도체 기판의 전면에 전도층을 형성하는 단계와, 상기 전도층 및 게이트 절연막을 선택적으로 제거하여 액티브영역에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측면에 제 1 측벽을 형성하는 단계와, 상기 소자 격리막이 제거된 반도체 기판의 양측면에 제 2 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스 및 드레인 불순물영역을 형성하는 단계와, 상기 게이트 전극과 소오스/드레인 불순물영역이 형성된 반도체 기판 및 제 2 측벽의 표면에 살리사이드막을 형성하는 단계와, 상기 반도체 기판의 전면에 절연막을 형성하고, 상기 절연막을 선택적으로 제거하여 상기 소오스/드레인 불순물영역이 형성된 살리사이드막의 표면에 소정부분 노출되도록 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A semiconductor device according to the present invention for achieving the above object is a semiconductor device defined by an active region and a field region, and a device isolation film formed with an STI structure having a step on the active surface and the field top portion of the semiconductor substrate A gate electrode formed in an active region isolated by the device isolation film, a gate insulating film interposed therebetween, first sidewalls formed on both sides of the gate electrode, and both sides of the semiconductor substrate exposed by a step between the device isolation films. A second sidewall formed, a source / drain impurity region formed in the semiconductor substrate on both sides of the gate electrode, a semiconductor substrate on which the surface of the gate electrode and the source / drain impurity region are formed, and a salicide formed on the surface of the second sidewall A predetermined portion of the film and the surface of the salicylic film on which the source / drain impurity region is formed And an insulating film formed on the entire surface of the semiconductor substrate while having a contact hole so as to be exposed. A method of manufacturing a semiconductor device having the above structure includes an element having an STI structure in a field region of a semiconductor substrate defined as an active region and a field region. Forming an isolation film, removing the device isolation film from the surface by a predetermined thickness, forming a gate insulating film on the surface of the semiconductor substrate, and forming a conductive layer on the entire surface of the semiconductor substrate including the gate insulating film. Selectively removing the conductive layer and the gate insulating film to form a gate electrode in an active region, forming first sidewalls on both sides of the gate electrode, and opposite side surfaces of the semiconductor substrate from which the device isolation film is removed. Forming a second sidewall in the semiconductor substrate surface on both sides of the gate electrode; Forming a source and drain impurity region, forming a salicide film on the surface of the semiconductor substrate and the second sidewall on which the gate electrode and the source / drain impurity region are formed, and forming an insulating film on the entire surface of the semiconductor substrate, And selectively removing the insulating layer to form a contact hole to expose a predetermined portion of the salicide layer on which the source / drain impurity region is formed.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조단면도이다.2 is a structural cross-sectional view showing a semiconductor device according to the present invention.
도 2에 도시한 바와 같이, 액티브영역과 필드영역으로 정의된 반도체 기판(31)의 액티브 표면과 필드 탑(Top)부분에 단차를 가지고 STI구조를 가지면서 소자 격리막(32)이 형성되어 있고, 상기 소자 격리막(32)에 의해 격리된 액티브영역에 게이트 절연막(33)을 개재하여 게이트 전극(34a)이 형성되어 있으며, 상기 게이트 전극(34a)의 양측면과 소자 격리막(32)의 단차에 의해 노출된 반도체 기판(31)의 양측면에 게이트 절연막(33) 및 폴리 실리콘 측벽(34b)이 형성되어 있으며, 상기 게이트 전극(34a) 양측의 반도체 기판(31)의 LDD 영역(35) 및 소오스/드레인 불순물영역(37)이 형성되어 있고, 상기 게이트 전극(34a)의 표면과 소오스/드레인 불순물영역(37)이 형성된 반도체 기판(31)의 표면에는 살리사이드막(38)이 형성되어 있고, 상기 소오스/드레인 불순물영역(37)이 형성된 살리사이막(38)의 표면이 소정부분 노출되도록 콘택홀(40)을 갖으면서 반도체 기판(31)의 전면에 ILD막(39)이 형성되어 있다.As shown in Fig. 2, an element isolation film 32 is formed on the active surface and the field top portion of the semiconductor substrate 31 defined by the active region and the field region, having an STI structure with steps. The gate electrode 34a is formed in the active region isolated by the device isolation layer 32 via the gate insulating layer 33, and is exposed by the step difference between both sides of the gate electrode 34a and the device isolation layer 32. The gate insulating layer 33 and the polysilicon sidewall 34b are formed on both sides of the semiconductor substrate 31, and the LDD region 35 and the source / drain impurities of the semiconductor substrate 31 on both sides of the gate electrode 34a are formed. A salicide film 38 is formed on the surface of the semiconductor substrate 31 on which the region 37 is formed, and the surface of the gate electrode 34a and the source / drain impurity region 37 are formed. The drain impurity region 37 is formed The ILD film 39 is formed on the entire surface of the semiconductor substrate 31 with the contact hole 40 so that the surface of the salicylic film 38 is exposed to a predetermined portion.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 3a에 도시한 바와 같이, 반도체 기판(31)을 액티브영역과 필드영역을 정의한 후, 필드영역에 해당하는 반도체 기판(31)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트랜치(Trench)를 형성한다.As shown in FIG. 3A, after defining the active region and the field region of the semiconductor substrate 31, the semiconductor substrate 31 corresponding to the field region is selectively removed to form a trench having a predetermined depth from the surface. do.
이어, 상기 트랜치를 포함한 전면에 절연막을 증착한 후, 에치백(Etch Back)이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치의 내부에만 절연막을 잔류시키어 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(32)을 형성한다.Subsequently, an insulating film is deposited on the entire surface including the trench, and then an etch back or chemical mechanical polishing (CMP) process is performed to leave the insulating film only inside the trench to have a shallow trench isolation (STI) structure. The separator 32 is formed.
그리고 상기 반도체 기판(31)에 게이트 산화 전세(Pre-cleanning) 공정을 실시한다.In addition, a gate oxidation pre-cleaning process is performed on the semiconductor substrate 31.
이때 상기 전세 공정을 통해 소자 격리막(32)이 표면으로부터 소정 두께만큼 제거되어 액티브 표면과 소자 격리막(32)의 탑(Top)간에 단차가 발생한다.At this time, the device isolation layer 32 is removed from the surface by a predetermined thickness through the charter process to generate a step between the active surface and the top of the device isolation layer 32.
도 3b에 도시한 바와 같이, 상기 반도체 기판(31)에 열산화 공정을 실시하여 반도체 기판(31)의 표면에 게이트 절연막(33)을 형성하고, 상기 게이트 절연막(33)을 포함한 반도체 기판(31)의 전면에 폴리 실리콘층(34)을 증착한다.As shown in FIG. 3B, a thermal oxidation process is performed on the semiconductor substrate 31 to form a gate insulating film 33 on the surface of the semiconductor substrate 31, and the semiconductor substrate 31 including the gate insulating film 33. The polysilicon layer 34 is deposited on the entire surface of the substrate.
도 3c에 도시한 바와 같이, 상기 폴리 실리콘층(34) 및 게이트 절연막(33)에 사진식각공정을 실시하여 폴리 실리콘층(34)과 게이트 절연막(33)을 선택적으로 제거하여 게이트 전극(34a)을 형성한다.As shown in FIG. 3C, a photolithography process is performed on the polysilicon layer 34 and the gate insulating layer 33 to selectively remove the polysilicon layer 34 and the gate insulating layer 33 to form a gate electrode 34a. To form.
여기서 상기 게이트 전극(34a)을 형성할 때 상기 소자 격리막(32)의 단차를 갖는 반도체 기판(31)의 양측면에도 폴리 실리콘 측벽(34b)이 형성된다.Here, the polysilicon sidewall 34b is formed on both sides of the semiconductor substrate 31 having the step difference between the device isolation layer 32 when the gate electrode 34a is formed.
이어, 상기 게이트 전극(34a)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(34a)의 양측의 반도체 기판(31)의 표면내에 LDD(Lightly Doped Drain)영역(35)을 형성한다.Subsequently, low concentration impurity ions are implanted into the entire surface of the semiconductor substrate 31 using the gate electrode 34a as a mask to lightly doped drain on the surface of the semiconductor substrate 31 on both sides of the gate electrode 34a. Region 35 is formed.
도 3d에 도시한 바와 같이, 상기 게이트 전극(34a)을 포함한 반도체 기판(31)의 전면에 질화막을 증착한 후, 상기 질화막의 전면에 에치백 공정을 실시하여 상기 게이트 전극(34a)의 양측면에 질화막 측벽(36)을 형성한다.As shown in FIG. 3D, a nitride film is deposited on the entire surface of the semiconductor substrate 31 including the gate electrode 34a, and then an etch back process is performed on the entire surface of the nitride film to provide both side surfaces of the gate electrode 34a. The nitride film sidewall 36 is formed.
이어, 상기 게이트 전극(34a) 및 질화막 측벽(36)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 고농도 불순물 이온을 주입하여 상기 게이트 전극(34a) 양측의 반도체 기판(31) 표면내에 상기 LDD영역(35)과 연결되는 소오스/드레인 불순물영역(37)을 형성한다.Subsequently, a high concentration of impurity ions are implanted into the entire surface of the semiconductor substrate 31 by using the gate electrode 34a and the nitride film sidewall 36 as a mask, so that the surface of the semiconductor substrate 31 on both sides of the gate electrode 34a is implanted. The source / drain impurity region 37 connected to the LDD region 35 is formed.
도 3e에 도시한 바와 같이, 상기 게이트 전극(34a)을 포함한 반도체 기판(31)의 전면에 고융점금속(예를 들면 텅스텐 등)을 증착한 후 어닐공정을 실시하여 상기 소오스/드레인 불순물영역(37)이 형성된 반도체 기판(31)의 표면과 게이트 전극(34a)의 표면에 살리시이드(Salicide)막(38)을 형성한다.As shown in FIG. 3E, a high melting point metal (for example, tungsten, etc.) is deposited on the entire surface of the semiconductor substrate 31 including the gate electrode 34a and then annealed to perform the source / drain impurity region ( A salicide film 38 is formed on the surface of the semiconductor substrate 31 on which the 37 is formed and on the surface of the gate electrode 34a.
여기서 상기 소자 격리막(32) 단차부의 반도체 기판(31) 양측면에 형성된 폴리 실리콘 측벽(34b)의 표면에도 살리사이드막(38)이 형성된다.The salicide layer 38 is also formed on the surface of the polysilicon sidewall 34b formed on both sides of the semiconductor substrate 31 at the step portion of the device isolation layer 32.
이어, 상기 반도체 기판(31) 및 게이트 전극(34a) 그리고 폴리 실리콘 측벽(34b)과 반응하지 않아 살리사이드막(38)이 형성되지 않는 고융점금속을 제거한다.Subsequently, the high melting point metal which does not react with the semiconductor substrate 31, the gate electrode 34a, and the polysilicon sidewall 34b and does not form the salicide layer 38 is removed.
도 3f에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 ILD(Inter Layer Directic)막(39)을 증착하고, 포토리소그래픽 공정을 이용하여 상기 소오스/드레인 불순물영역(37)이 형성된 살리사이드막(38)의 표면이 소정부분 노출되도록 상기 ILD막(39)을 선택적으로 제거하여 콘택홀(40)을 형성한다.As shown in FIG. 3F, an ILD (Inter Layer Directic) film 39 is deposited on the entire surface of the semiconductor substrate 31, and the source / drain impurity region 37 is formed using a photolithographic process. The ILD layer 39 is selectively removed to expose the surface of the side layer 38 to form a contact hole 40.
여기서 상기 콘택홀(40)을 형성할 때 미스 얼라인이 발생하더라도 폴리 실리콘 측벽(34b) 및 그 표면에 형성된 살리사이드막(38)에 의해 소자 격리막(32)이 손실되어 정션 레키지가 발생하는 것을 방지할 수 있다.In this case, even when a misalignment occurs when the contact hole 40 is formed, the device isolation layer 32 is lost by the polysilicon sidewall 34b and the salicide layer 38 formed on the surface thereof. Can be prevented.
이후 공정은 도면에 도시하지 않았지만 콘택홀(40)을 통해 노출된 살리사이드막(38)과 연결되는 금속배선을 형성한다.Although not shown in the drawing, the process forms a metal wiring connected to the salicide layer 38 exposed through the contact hole 40.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 다음과 같은 효과가 있다.As described above, the method of manufacturing a semiconductor device according to the present invention has the following effects.
첫째, 소자 격리막이 소정두께 만큼 제거되어 노출된 액티브와 필드 경계의 기판 양측면에 폴리 실리콘 측벽 및 실리사이드막을 형성함으로써 PGI 측면에서의 정션 레키지를 줄일 수 있다.First, the junction isolation on the PGI side can be reduced by forming the polysilicon sidewalls and silicide layers on both sides of the substrate at the boundary between the active and field boundaries where the device isolation layer is removed by a predetermined thickness.
둘째, 소오스 및 드레인 불순물영역을 형성한 후 질화막을 증착하지 않음으로써 질화막 증착시 발생하는 소오스 및 드레인 불순물영역의 파괴를 방지할 수 있다.Second, since the nitride layer is not deposited after the source and drain impurity regions are formed, destruction of the source and drain impurity regions generated when the nitride layer is deposited can be prevented.
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