KR20000013310A - 반도체 메모리 장치의 고전압 발생 회로 - Google Patents

Abstract

여기에 개시된 고전압 발생 회로는 고전압 발생 회로는 펄스 신호를 제공하는 발진 회로, 상기 펄스 신호를 받아들여 한쌍의 상보적인 펄스 신호를 발생하는 입력 회로, 상기 한쌍의 펄스 신호에 응답하여 파워업 초기에 제 1 레벨의 전압을 발생하고, 반도체 메모리 장치가 활성 모드일 때 상기 제 1 레벨의 전압을 펌핑하여 제 2 레벨의 전압을 발생하는 펌프 회로, 상기 펌핑된 제 2 레벨의 전압을 출력단으로 전달하는 전달 회로를 포함하되, 상기 전달 회로는, 상기 펌프 회로로부터 펌핑된 전압을 전달받고, 상기 입력 회로와 출력단 사이에 채널이 형성되는 MOS 트랜지스터들을 포함하며, 상기 각 MOS 트랜지스터들의 벌크는 플로팅된다.

Description

반도체 메모리 장치의 고전압 발생 회로(HIGH VOLTAGE GENERATING CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치의 고전압 발생 회로 (high voltage generating circuit)에 관한 것이다.

최근의 반도체 공학의 빠른 발전은 많은 전자 제품의 경박, 단소화를 가능하게 하였으며, 이에 따라 전자 제품내에 사용되는 반도체 메모리 장치에 대한 단일 전원 및 낮은 동작 전압 등의 요구가 크게 대두괴고 있다. 그러나 반도체 메모리 장치의 종류에 따라, 예컨대 플래시 메모리 장치에 있어서, 메모리 셀의 프로그램 및 프로그램 검증 동작시 전원 전압에 비해서 높은 고전압을 사용하게 된다. 이에 따라서, 플래시 메모리 장치는, 일반적으로 고전압을 발생하는 챠아지 펌프 회로 및 부스팅 회로를 가지고 있다. 일반적으로 동작 전압에 비해서 높은 전압을 발생하는 구조는 펌핑과 부스팅으로 크게 분류된다.

반도체 메모리 장치는 전원 전압보다 높은 전압을 필요로 한다. 이는 고전압 발생 회로(high voltage generating circuit)를 통해 프로그램 및 소거 동작시 전원 전압보다 높은 전압을 공급받는다. 뿐만 아니라 워드라인을 활성화시킬 때에도 고전압이 필요하다. 상기 고전압 발생 회로는 커패시터에 의한 커플링(coupling) 또는 챠지 분배(charge sharing)를 이용한 챠지 펌프(charge pump)가 이용된다.

도 1은 고전압 발생 회로의 회로도이다.

도 1을 참조하면, 고전압 발생 회로는 입력 회로(10a), 구동 회로 (30), 펌프 회로 그리고 전달 회로를 포함한다. 입력 회로는 도면에 도시되진 않았지만 발진 회로로부터 발생되는 펄스 신호를 받아들여 상호 상보적인 한쌍의 펄스신호들을 발생한다. 구동 회로 (30)는 상기 한쌍의 펄스 신호들을 증폭시켜 상기 펌프 회로로 전달한다. 상기 증폭된 펄스 신호들은 펌프 회로에 전달되어 제 1 레벨 전압을 펌핑하게 된다. 전달회로는 상기 승압된 전압을 고전압 발생 회로의 출력단으로 전달한다.

도 2는 고전압 발생 회로의 동작 타이밍도이다.

상술한 바와 같은 고전압 발생 회로는 펄스 신호의 하이레벨 구간과 로우레벨 구간 모두에서 승압 동작이 연속적으로 수행되도록 한다.

칩에 전원이 인가되면 노드들(N3, N4, N5, N6)은 MOS 트랜지스터들(NM1, NM2, NM3, NM4)들에 의해 VCC-Vth 레벨로 프리챠지된다. 출력단(VPP)은 전달 회로의 TM2, TM4에 의해 VCC-2Vth레벨로 프리챠지된다. 그 다음에, 반도체 메모리 장치가 활성 모드로 진입하게 되면, 커패시터들(C1)에 의해 노드(N3)는 2VCC-Vth로 승압된 전압이 챠지된다. 상기 전압은 전달 트랜지스터들(TM1)에 의해 드레솔드 전압이 강하되어 2VCC-2Vth가 N4에 챠지된다. 나머지 커패시터들에 의한 펌핑은 위와 동일하므로 이하 생략한다.

그러나, 상술한 바와 같은 고전압 발생 회로의 출력단(VPP)은 다단을 거친 전압을 전달받기 때문에 nVth만큼 강하된 전압이 전달된다. 트랜지스터의 소오스 전압이 벌크 전압에 비해 높을 경우의 드레솔드 전압은 소오스와 벌크간의 차가 없을 경우의 드레솔드 전압에 비해 높은 값을 갖게 된다. MOS 트랜지스터의 드레솔드 전압은 다음과 같은 수학식으로 나타낼 수 있다.

[수학식]

Vth=Vth0+Υ(Vsb)^1/2

상기 Vth0는 소오스와 벌크간의 전압차가 없을 경우의 드레솔드 전압이며, Υ는 벌크의 도핑 농도에 의존하는 상수이다. 수학식에서 알 수 있는 바와 같이 소오스 전압이 크면 클수록 드레솔드 전압이 높아지는 바디 효과가 증가하게 된다.

그러므로 고전압 발생을 위해 복수 개의 커패시터단들이 연결되면 승압된 전압을 다음단으로 전달하는 트랜지스터의 소오스와 벌크간의 과도한 전압차로 인해 VPP가 목표레벨까지 상승하지 못하게 된다. 이로 인해 더 많은 단들이 필요하여 펌핑 효율을 떨어뜨리는 요인이 된다.

본 발명의 목적은 펌핑 효율을 높일 수 있는 고전압 발생 회로를 제공하기 위함이다.

도 1은 고전압 발생 회로의 회로도;

도 2는 본 발명에 따른 도 1의 전달 트랜지스터의 단면도;

도 3은 종래와 본 발명에 따른 고전압 레벨을 비교하여 보여주는 타이밍도이다.

*도면의 주요부분에 대한 부호 설명

10a : 펄스 발생 회로 30 : 구동 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 고전압 발생 회로는 펄스 신호를 제공하는 발진 회로, 상기 펄스 신호를 받아들여 한쌍의 상보적인 펄스 신호를 발생하는 입력 회로, 상기 한쌍의 펄스 신호에 응답하여 파워업 초기에 제 1 레벨의 전압을 발생하고, 반도체 메모리 장치가 활성 모드일 때 상기 제 1 레벨의 전압을 펌핑하여 제 2 레벨의 전압을 발생하는 펌프 회로, 상기 펌핑된 제 2 레벨의 전압을 출력단으로 전달하는 전달 회로를 포함하되, 상기 전달 회로는, 상기 펌프 회로로부터 펌핑된 전압을 전달받고, 상기 입력 회로와 출력단 사이에 채널이 형성되는 MOS 트랜지스터들을 포함하며, 상기 각 MOS 트랜지스터들의 벌크는 플로팅된다.

바람직한 실시예에 있어서, 상기 전달 회로는 반도체 기판내에 형성된 제 1 도전형의 제 1 웰 내에 형성되는 상기 제 2 도전형의 제 2 웰내에 소오스 및 드레인을 갖는 NMOS 트랜지스터들을 포함한다.

바람직한 실시예에 있어서, 상기 제 1 웰 및 제 2 웰 각각은 플로팅된다.

바람직한 실시예에 있어서, 상기 제 1 웰 및 제 2 웰은 상호 연결되어 플로팅된다.

바람직한 실시예에 있어서, 상기 전달 회로는 반도체 기판내에 형성된 N 웰 내에 형성되는 PMOS 트랜지스터들을 포함한다.

바람직한 실시예에 있어서, 상기 N웰은 플로팅된다.

이와 같은 장치에 의해서, 고전압 발생 회로의 펌핑 효율을 높일 수 있다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조도면 도 1내지 도 3에 의거하여 설명한다.

도 3을 참조하면, 고전압 발생 회로는 전달 트랜지스터의 벌크를 플로팅(floating)시키므로써, 소오스와 벌크간의 전압차가 존재하지 않도록 한다. 상기 전달 트랜지스터는 바디 효과에 의한 드레솔드 전압의 강하를 현저하게 낮출 수 있다.

다시 도 1을 참조하면, 입력 회로는 인버터들 (11, 12, 13, 14, 17), 노어 게이트 (15) 그리고 낸드 게이트 (16)를 포함한다. 상기 입력 회로 (10a)의 출력 신호들은 구동 회로 (30)를 통해 전압이 증폭된다. 상기 구동 회로의 출력 신호들은 펌프 회로의 커패시터들 (C1, C2, C3, C4)에 인가된다. 상기 각 커패시터들 (C1, C2, C3, C4)은 전달 트랜지스터들(TM1, TM2, TM3, TM4)의 채널들에 각각 연결되고, 프리챠지 트랜지스터들(NM1, NM2, NM3, NM4)에도 각각 연결된다.

고전압 Vpp는 발진 회로 (100)의 출력이 'L'이 되든 'H'가 되든 관계없이 계속적으로 펌프된다. 인버터들 (31, 32)과 커패시터 (C1)는 노드 N1과 N3 사이에 직렬로 연결되고, 인버터들 (33, 34, 35) 및 커패시터 (C2)는 노드 N1과 N4사이에 직렬로 연결된다. 그리고 인버터들 (36, 37) 및 커패시터 (C3)는 노드 N2와 N5 사이에 직렬로 연결되고 인버터들 (38, 39, 40)과 커패시터 (C4)는 N2와 N6 사이에 직렬로 연결된다. 상기 N3, N4, N5, N6은 프리챠지 트랜지스터의 소오드에 대응된다.

상술한 바와 같은 고전압 발생 회로는 발진 회로 (10)로부터의 펄스 신호 (OSC)의 로우레벨과 하이레벨 모두에서 승압 동작이 이루어진다. 이로써, 보다 빠른 시간 내에 VPP의 레벨을 세팅할 수 있고 펌프 용량도 높일 수 있다.

구동 회로 (30)는 상기 입력 회로 (10a)로부터 출력되는 펄스 신호들을 증폭시켜 효과적으로 펌핑하기 위한 회로이다. 바이어스 회로는 NMOS 트랜지스터들 (NM1, NM2, NM3, NM4)을 포함하며, MOS 트랜지스터들 (NM1, NM2, NM3, NM4)은 각각 게이트와 드레인이 상호 접속되어 전원 전압 (VCC)을 받아들이고 소오스는 상기 커패시터들(C1, C2, C3, C4)과 각각 대응되는 노드들 (N3, N4, N5, N6)에 각각 연결된다. 칩에 전원 전압이 인가되면 상기 노드들 (N3, N4, N5, N6)은 NMOS 트랜지스터들 (NM1, NM2, NM3, NM4)에 의해 VCC-Vth만큼 프리챠지된다. 상기 프리챠지된 전압은 전달 트랜지스터들 (TM2, TM4)을 통해 VCC-2Vth로 강하되어 고전압 발생 회로의 출력단 (VPP)에 전달된다. 상기 트랜지스터들 (NM1, NM2, NM3, NM4, TM1, TM2, TM3, TM4) 모두는 승압된 전압이 역류하지 못하도록 차단하는 다이오드로서의 역할도 수행한다.

도 2a내지 도 2c는 본 발명에 따른 전달 트랜지스터를 위한 단면도이다.

도 2a 및 도 2b를 참조하면, NMOS 전달 트랜지스터를 위하여 반도체 기판(P-sub)(100)내에 N-웰 (110)이 형성되고, 상기 N-웰 (110)내에 P-웰(포켓 P-웰; pocket p-well)(120)이 형성된다. 상기 P-웰 (120)내에 소오스/드레인이 각각 형성된다. 이때, P-웰 (120)과 N-웰 (110)은 각각 플로팅시킨다. 이는 P-웰(120)만을 플로팅 시키고, N 웰 (110)에 전원 전압을 인가할 경우 상기 P 웰이 외부 전원 전압레벨보다 높아져 PN 순 바이어싱이 발생한다. 그로 인해 플로팅된 포켓 P-웰 (120)에 유기된 전하가 N 웰의 전원을 통해 빠져 나갈 수 있다. 그러므로 N-웰도 포켓 P-웰과 같이 플로팅시켜 주어야 한다. 이때 반도체 기판은 접지 전압을 인가한다. 이외에도, N-웰과 포켓 P-웰을 오믹 콘택(ohmic contact)에 의해 숏트(short)시킨후 플로팅시키는 방법이 있다.

도 2c를 참조하면, PMOS 전달 트랜지스터인 경우에 반도체 기판내(p-sub)(100)에 N-웰(110)이 형성되고, 상기 N-웰(110) 내에 소오스/드레인이 형성된다. 상기 N-웰 (110)은 NMOS 트랜지스터의 벌크와 마찬가지로 플로팅시킨다. 이와 같이 전달 트랜지스터의 벌크을 플로팅시키는 것은 바디 효과에 의한 드레솔드 전압의 상승을 막을 수 있기 때문이다.

다시 도 1을 참조하면, 칩에 전원 전압이 인가될 때, 노드들은 VCC-Vth레벨로 프리챠지되고 고전압 출력단은 VCC-2Vth레벨로 프리챠지된다. 이에 따라 전달 트랜지스터들의 벌크들도 PN 순방향 바이어스가 일어나지 않는 범위내에서 프리챠지가 이루어진다. 상기 벌크들중 TM1, TM3의 벌크인 B1, B3은 VCC-Vth레벨로 그리고 TM2, TM4의 벌크인 B2, B4는 VCC-2Vth레벨로 각각 프리챠지된다. 그 다음으로 반도체 메모리 장치가 활성 모드로 진입할 경우, 발진 회로로부터 펄스 신호가 입력 회로로 입력된다.

상기 입력 회로는 위상이 상보적인 한쌍의 펄스 신호들을 구동 회로로 전달한다. 구동 회로는 상기 펄스 신호들을 증폭시켜 펌프 회로로 전달한다. 펌프 회로는 상기 증폭된 펄스 신호가 입력되면 N1, N3의 전압레벨은 C1, C3의 커플링에 의해 VCC-Vth레벨과 VCC-2Vth레벨 사이에서 트리거(trigger)된다. 이때, 전달 트랜지스터들 TM1,TM3의 벌크는 플로팅되어 있으므로 소오드/드레인과의 PN접합 커패시터의 커플링에 의해 전원 전압부근에서 트리거된다. N2와 N4의 전압은 2VCC-2Vth레벨과 3VCC-2Vth레벨사이에서 트리거되며, 전달 트랜지스터들 TM2, TM4의 벌크들 B2, B4도 플로팅되어 있으므로 최대 VPP레벨까지 트리거된다.

상술한 바와 같이. 전달 트랜지스터들은 벌크가 접지에 연결되던 것에 비해 본 발명에 따르면, 벌크가 플로팅되어 있기 때문에 바디 효과에 따른 드레솔드 전압 강하를 낮출 수 있다.

도 4는 고전압 발생 회로의 동작 타이밍도이다.

전달 트랜지스터들의 벌크를 플로팅시키므로써, 종래 A보다 높은 레벨의 고전압 B를 얻을 수 있다.

본 발명에 따르면 바디 효과에 의한 드레솔드 전압의 강하를 낮추어 고전압 발생 회로의 펌핑 효율을 높일 수 있다.

Claims (6)

1. 공급 전압의 레벨에 비해서 높은 레벨을 갖는 양의 고전압을 발생하기 위한 고전압 발생 회로에 있어서,

   펄스 신호를 제공하는 발진 회로;

   상기 펄스 신호를 받아들여 한쌍의 상보적인 펄스 신호를 발생하는 입력 회로;

   상기 한쌍의 펄스 신호에 응답하여 파워업 초기에 제 1 레벨의 전압을 발생하고, 반도체 메모리 장치가 활성 모드일 때 상기 제 1 레벨의 전압을 펌핑하여 제 2 레벨의 전압을 발생하는 펌프 회로;

   상기 펌핑된 제 2 레벨의 전압을 출력단으로 전달하는 전달 회로를 포함하되,

   상기 전달 회로는,

   상기 펌프 회로로부터 펌핑된 전압을 전달받고, 상기 입력 회로와 출력단 사이에 채널이 형성되는 MOS 트랜지스터들을 포함하며,

   상기 각 MOS 트랜지스터들의 벌크는 플로팅되는 고전압 발생 회로.
2. 제 1 항에 있어서,

   상기 전달 회로는, 반도체 기판내에 형성된 제 1 도전형의 제 1 웰 내에 형성되는 상기 제 2 도전형의 제 2 웰내에 소오스 및 드레인을 갖는 NMOS 트랜지스터들을 포함하는 고전압 발생 회로.
3. 제 2 항에 있어서,

   상기 제 1 웰 및 제 2 웰 각각은, 플로팅되는 고전압 발생 회로.
4. 제 2 항에 있어서,

   상기 제 1 웰 및 제 2 웰은, 상호 연결되어 플로팅되는 고전압 발생 회로.
5. 제 1 항에 있어서,

   상기 전달 회로는, 반도체 기판내에 형성된 N 웰 내에 형성되는 PMOS 트랜지스터들을 포함하는 고전압 발생 회로.
6. 제 5 항에 있어서,

   상기 N웰은, 플로팅되는 고전압 발생 회로.