KR19990085521A - 전력 반도체장치 및 그 제조방법 - Google Patents

Abstract

내압 특성이 향상된 전력 반도체장치 및 그 제조방법에 대해 개시되어 있다. 이 전력 반도체장치는, 제1 도전형의 반도체기판과, 반도체기판에 형성된 제2 도전형의 웰과, 웰 내에 형성된 제2 도전형의 드레인과, 웰과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역(body region)과, 바디영역 내에 형성된 제2 도전형의 소오스와, 소오스와 인접하여 바디영역을 관통하도록 형성되며, 바디영역보다 불순물의 농도가 높은 제1 도전형의 제1 불순물영역과, 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극, 및 소오스 및 드레인과 각각 접속된 소오스전극 및 게이트전극을 구비하여 이루어진다.

Description

전력 반도체장치 및 그 제조방법

본 발명은 전력 반도체장치 및 그 제조방법에 관한 것으로, 특히 내압 특성이 향상된 구조의 전력 반도체장치 및 그 제조방법에 관한 것이다.

일반적으로 사용되는 전력용 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 "MOSFET"이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 첫째, 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 둘째, 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력용 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 디모스펫(DMOSFET) 구조가 널리 사용되고 있다.

도 1은 종래의 횡형 DMOS(Lateral DMOS; LDMOS) 구조를 나타내는 단면도이다.

도 1을 참조하면, P형 반도체기판(2)에 단일 농도인 N웰(4)이 형성되어 있고, 이 N웰 내에는 N형의 불순물이 고농도로 도우프된 드레인(6)과 소자의 내압특성을 향상시키기 위한 P형의 불순물영역(8)이 형성되어 있다. 그리고, 상기 N웰과 소정 거리 이격된 반도체기판에는 P형의 바디(body) 영역(10)이 형성되어 있고, 이 P형의 바디영역(10) 내에는 N형의 불순물이 고농도로 도우프된 소오스(12)와 상기 바디영역(10)의 바이어스를 잡아주기 위한 P⁺불순물영역(14)이 인접하여 형성되어 있다.

그리고, 상기 반도체기판 상에는 게이트절연막(16)을 개재하여 게이트전극(20)이 형성되어 있고, 상기 내압 특성 향상을 위한 P형 불순물영역(8) 상부의 반도체기판에는 역시 소자의 내압특성을 위한 절연막(18)이 형성되어 있다. 그 결과물 상에는 트랜지스터를 다른 도전층과 절연시키기 위한 층간절연막(22)이 형성되어 있고, 상기 층간절연막에 형성된 콘택홀을 통해 상기 드레인(6)과 접속된 드레인전극(24) 및 소오스(12)와 바이어스용 P⁺불순물영역(26)과 접속된 소오스전극(26)이 형성되어 있다.

상기한 종래의 LDMOS에 따르면, N웰(4)이 단일 농도 프로파일(profile)을 갖기 때문에 드레인(6)에 고전압이 인가되면 전계가 상기 드레인(6)이나 게이트전극(20) 가장자리 부분의 반도체기판에 전계(electric field)가 집중되어 낮은 전압에서도 브레이크 다운(breakdown)가 일어날 수 있다. 또한, N웰(4) 내에 있는 내압용 P형 불순물영역(8)이 너무 깊게 형성될 경우, 전계가 드레인(6)에 집중되어 역시 같은 문제가 발생할 수 있다. 또한, 스위칭 동작시 역기전류에 의해 소오스영역(12) 하부로 홀 전류(hole current)가 흐르게 되는데, 바이어스용 P⁺불순물영역(14)의 저항이 커져서 전압강하가 발생하게 되며, 이 전압강하에 의해 NPN 기생 트랜지스터가 동작하게 되므로 소자의 신뢰도에 치명적인 영향을 미치게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 전계가 게이트와 드레인에 집중되지 않고 넓게 분포되도록 함으로써 소자의 고내압 특성을 향상시킬 수 있는 전력 반도체장치 및 그 제조방법을 제공하는 것이다.

도 1은 종래의 횡형 DMOS(Lateral DMOS; LDMOS) 구조를 나타내는 단면도이다.

도 2는 본 발명에 내압 특성이 향상된 LDMOS를 나타낸 단면도이다.

도 3 내지 도 6은 본 발명의 일 실시예에 의한 내압 특성이 향상된 LDMOS의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.

상기 과제를 이루기 위하여 본 발명에 의한 전력 반도체장치는, 제1 도전형의 반도체기판과, 상기 반도체기판에 형성된 제2 도전형의 웰과, 상기 웰 내에 형성된 제2 도전형의 드레인과, 상기 웰과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역(body region)과, 상기 바디영역 내에 형성된 제2 도전형의 소오스와, 상기 소오스와 인접하여 상기 바디영역을 관통하도록 형성되며, 상기 바디영역보다 불순물의 농도가 높은 제1 도전형의 제1 불순물영역과, 상기 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극, 및 상기 소오스 및 드레인과 각각 접속된 소오스전극 및 게이트전극을 구비하는 것을 특징으로 한다.

여기서, 상기 소오스전극은 상기 게이트전극을 완전히 오버랩하는 것이 바람직하다. 그리고, 상기 웰 내에, 소자의 내압특성을 향상시키기 위하여 상기 드레인과 이웃하도록 형성된 제1 도전형의 제2 불순물영역을 더 구비할 수 있다. 이 때, 상기 제1 도전형의 제2 불순물영역의 불순물의 농도는 상기 제1 도전형의 바디영역의 불순물의 농도보다 같거나 낮은 것이 바람직하다.

그리고, 상기 드레인 양측 상부의 반도체기판 상에, 전계의 집중을 방지하기 위한 절연막 패턴을 더 구비할 수 있으며, 상기 절연막 패턴 상부에는 상기 드레인에 전계가 집중되는 것을 방지하는 필드 플레이트(field plate) 역할을 하는 도전막 패턴을 더 구비할 수 있다.

상기 과제를 이루기 위하여 본 발명에 의한 전력 반도체장치의 제조방법은, 제1 도전형의 반도체기판 상에 게이트절연막을 형성하는 단계와, 상기 반도체기판에 제2 도전형의 웰을 형성하는 단계와, 상기 웰과 소정거리 이격된 상기 반도체기판에 제1 도전형의 제1 불순물영역을 형성하는 단계와, 상기 반도체기판에 상기 제1 불순물영역의 상측을 감싸는 제1 도전형의 바디영역을 형성하는 단계와, 상기 게이트절연막 상에 게이트전극을 형성하는 단계와, 상기 반도체기판 및 웰에 제2 도전형의 불순물을 고농도로 주입하여 상기 제1 불순물영역과 인접하는 소오스와, 드레인을 각각 형성하는 단계와, 결과물을 덮는 층간절연막을 형성하는 단계, 및 상기 층간절연막을 관통하여 상기 소오스 및 드레인과 각각 접속하는 소오스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 제1 도전형의 제1 불순물영역은 상기 제1 도전형의 바디영역보다 불순물의 농도가 높게 형성하는 것이 바람직하다.

그리고, 상기 바디영역을 형성하기 전에 상기 웰 내에, 소자의 내압특성을 향상시키기 위한 제1 도전형의 제2 불순물영역을 형성하는 단계를 더 포함할 수 있으며, 이 때 상기 제2 불순물영역은 상기 바디영역의 불순물 농도보다 낮은 농도로 형성하는 것이 바람직하다.

그리고, 상기 게이트전극을 형성하는 단계 전에, 상기 드레인 양측 상부의 반도체기판 상에 전계의 집중을 방지하기 위한 절연막 패턴을 형성하는 단계를 더 포함할 수 있으며, 상기 게이트전극을 형성하는 단계에서 상기 절연막 패턴 상부에, 드레인에 전계가 집중되는 것을 방지하는 필드 플레이트(field plate) 역할을 하는 도전막 패턴을 형성하는 단계를 더 포함할 수도 있다.

그리고, 상기 소오스전극은 상기 게이트전극을 완전히 오버랩하도록 형성하고, 상기 드레인전극은, 상기 도전막 패턴을 완전히 오버랩하여 상기 제2 불순물영역의 일부까지 연장되도록 형성하는 것이 바람직하다.

본 발명에 따르면, N⁺소오스와 인접하도록 형성하는 P⁺불순물영역을 깊게 형성함으로써 N웰과 N⁺사이에 기생 트랜지스터가 동작하는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다. 그리고, 내압 향상을 위하여 드레인의 측면에 형성하는 P형 불순물영역의 상부에, 필드 플레이트 역할을 하는 폴리실리콘막을 형성함으로써 드레인의 가장자리에 전계가 집중되는 것을 방지할 수 있으며, 소오스전극과 드레인전극을 각각 게이트전극과 상기 폴리실리콘막과 오버랩되도록 형성함으로써, 게이트전극의 가장자리 및 드레인의 가장자리에 집중되는 전계를 분산시켜 소자의 내압특성을 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 2는 본 발명에 내압 특성이 향상된 LDMOS를 나타낸 단면도로서, N형의 LDMOS 구조를 나타낸다.

본 발명의 LDMOS는 도시된 바와 같이, P형의 반도체기판(30)과, 상기 반도체기판(30)에 형성된 N형의 웰(34)과, 상기 웰 내에 형성된 N⁺드레인(48)과, 상기 웰과 소정거리 이격된 반도체기판에 형성된 P형의 바디영역(body region)(40)과, 상기 바디영역(40) 내에 형성된 N⁺소오스(46)와, 상기 소오스와 인접하여 상기 바디영역(40)을 관통하도록 형성되며, 상기 바디영역보다 불순물의 농도가 높은 P⁺불순물영역(36)과, 상기 반도체기판 상에 게이트절연막(32)을 개재하여 형성된 게이트전극(44), 및 상기 소오스 및 드레인과 각각 접속된 소오스전극(52) 및 드레인전극(54)을 구비하여 이루어져 있다.

상기 웰(34) 내에, 소자의 내압특성을 향상시키기 위하여 상기 드레인(48)과 이웃하도록 P형의 불순물영역(38)을 더 구비할 수 있다. 이 때, 상기 P형의 불순물영역(38)은 상기 바디영역(40) 보다 같거나 낮은 농도로 도우프되어 있다.

그리고, 상기 드레인(48) 양측 상부의 반도체기판 상에는, 전계의 집중을 방지하기 위한 절연막 패턴(42)이 더 형성되어 있으며, 상기 절연막 패턴 상부에는 상기 드레인(48)의 가장자리에 전계가 집중되는 것을 방지하는 필드 플레이트(field plate) 역할을 하는 도전막 패턴(45)이 더 형성되어 있다.

그리고, 상기 소오스전극(52)은 상기 게이트전극(44)을 완전히 오버랩하도록 형성되어 있으며, 상기 드레인전극(54)은 상기 도전막 패턴(45)을 완전히 오버랩하여 상기 P형의 불순물영역(38)의 일부까지 연장되도록 형성되어 있다.

도 3 내지 도 6은 본 발명의 일 실시예에 의한 내압 특성이 향상된 LDMOS의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.

도 3을 참조하면, 비저항이 50 ∼ 100Ω·㎝ 정도로 높은 P형의 반도체기판(30)의 표면 상에, 약 500Å 정도 두께의 열산화막을 성장시켜 패드산화막(32)을 형성한다. 사진공정을 이용하여 N웰이 형성될 영역을 한정한 다음, 상기 한정된 영역에 N형의 불순물을 고농도로 이온주입한 후 소정의 열처리를 통해 상기 불순물을 확산시켜 N웰(34)을 형성한다. 이어서, 통상적인 사진공정을 실시하여 P⁺불순물영역을 한정한 후 P형의 불순물을 고농도로 이온주입한 후 열처리를 통해 1∼ 3㎛ 정도의 깊이로 확산시켜 P⁺불순물영역(36)을 형성한다.

도 4를 참조하면, 통상의 사진공정을 이용하여 내압특성 향상을 위한 P형 불순물영역이 형성될 영역을 한정한 후 적절한 농도의 P형의 불순물을 상기 N웰(34) 내에 이온주입한다. 계속해서, 사진공정을 실시하여 P 바디영역이 형성될 영역을 한정한 후 상기 영역에 P형의 불순물을 이온주입한 다음, 열처리를 실시한다. 이 열처리 공정에 의해 상기 N웰(34) 내에는 내압특성 향상을 위한 P형 불순물영역(38)이 형성되고, 반도체기판에는 P형의 바디영역(40)이 형성된다.

다음에, 패드 산화막(32) 위에 산화막을 증착하거나 열산화막을 성장시켜 7,500 ∼ 9,500Å 정도 두께의 절연막(42)을 형성한 다음, 상기 절연막을 패터닝한다. 상기 절연막(42)은 상기 N웰(34)에 형성된 내압용 P 불순물영역(38)과 함께 전계가 드레인에 집중되는 것을 방지하여 소자의 내압특성을 향상시키는 역할을 한다.

P 바디영역(40)의 바이어스를 잡아주기 위한 P⁺불순물영역(36)은, 도시된 바와 같이, 상기 바디영역(40)을 관통하는 모양으로 형성된다. 종래에는 도 1에서와 같이 P⁺불순물영역(도 1의 14)을 얕게 형성하였다. 소자의 스위칭 온/오프(on/off)가 반복됨에 따라 역기전류에 의해 N⁺소오스(도 1의 14) 밑으로 홀 전류가 흐르게 되는데, P⁺불순물영역이 얕게 형성되어 있으므로 P형 확산층의 저항이 커지게 되고, 이로 인해 전압강하가 커지게 된다. 이 전압강하가 일정 수준을 넘으면 N웰(도 1의 4)과 N⁺소오스(도 1의 14) 사이에 NPN 기생 트랜지스터가 동작하게 되어 소자의 신뢰성을 저하시키는 심각한 요인이 된다. 그러나, 본 발명에서와 같이 P⁺불순물영역(36)을 깊게 형성하면 P⁺불순물영역(36)에 주입되어 있던 불순물들이 후속되는 공정들을 거치면서 측면으로 확산되어 P형 불순물의 농도 분포가 넓게 형성됨으로써 N⁺소오스(46) 아래부분의 저항이 낮아지게 된다. 따라서, NPN 기생 트랜지스터가 동작할 정도의 전압강하가 일어나지 않기 때문에 기생 트랜지스터가 동작하지 못하게 된다.

도 5를 참조하면, 절연막(42)이 형성된 상기 반도체기판 상에 4,000Å 정도 두께의 폴리실리콘막을 형성한 후 포클(POCl₃)을 이용하여 상기 폴리실리콘막을 도우프시킨다. 이어서, 도우프된 상기 폴리실리콘막을 패터닝하여 게이트전극(44)과 도전막 패턴(45)을 형성한다. 상기 도전막 패턴(45)은 드레인의 가장자리에 전계가 집중되는 것을 방지하는 필드 플레이트(field plate)로 작용한다.

다음에, 통상의 사진공정을 실시하여 소오스 및 드레인이 형성될 영역을 한정한 후 한정된 영역에 N형의 불순물을 고농도로 이온주입하여 N⁺소오스(46)와 N⁺드레인(48)을 형성한 다음, 결과물의 전면에 산화막을 침적하여 층간절연막(50)을 형성한다.

도 6을 참조하면, 통상의 사진식각 공정으로 상기 층간절연막(50)을 부분적으로 식각하여 소오스 및 드레인의 일부를 노출시키는 콘택홀을 형성한다. 다음에, 결과물의 전면에 금속막을 증착한 다음, 이 금속막을 패터닝함으로써 소오스전극(52) 및 드레인전극(54)을 형성한다. 이 때, 상기 소오스전극(52)은 도시된 바와 같이, 게이트전극(44)과 오버랩(overlap)되도록 길게 패터닝하고, 드레인전극(54)도 금속막 패턴(45)을 오버랩하도록 길게 패터닝한다.

이렇게 소오스전극(52)과 드레인전극(54)을 게이트전극(44) 및 금속막 패턴(45)과 각각 오버랩되도록 형성하면 게이트전극의 가장자리 또는 드레인의 가장자리에 집중되는 전계를 분산시킬 수 있어 소자의 내압을 증가시킬 수 있다.

지금까지는 설명의 용이함을 위하여 N형의 LDMOS에 한정하여 설명하였으나 반대 도전형, 즉 P형의 LDMOS에 대해서도 본 발명이 적용될 수 있다.

이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

상술한 본 발명에 의한 전력 반도체 소자 및 그 제조방법에 의하면, N⁺소오스와 인접하도록 형성하는 P⁺불순물영역을 깊게 형성함으로써 N웰과 N⁺사이에 기생 트랜지스터가 동작하는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다.

또한, 내압 향상을 위하여 드레인의 측면에 형성하는 P형 불순물영역의 상부에, 필드 플레이트 역할을 하는 폴리실리콘막을 형성함으로써 드레인의 가장자리에 전계가 집중되는 것을 방지할 수 있다.

또한, 소오스전극과 드레인전극을 각각 게이트전극과 상기 폴리실리콘막과 오버랩되도록 형성함으로써, 게이트전극의 가장자리 및 드레인의 가장자리에 집중되는 전계를 분산시켜 소자의 내압특성을 향상시킬 수 있다.

Claims (13)

1. 제1 도전형의 반도체기판;

   상기 반도체기판에 형성된 제2 도전형의 웰;

   상기 웰 내에 형성된 제2 도전형의 드레인;

   상기 웰과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역(body region);

   상기 바디영역 내에 형성된 제2 도전형의 소오스;

   상기 소오스와 인접하여 상기 바디영역을 관통하도록 형성되며, 상기 바디영역보다 불순물의 농도가 높은 제1 도전형의 제1 불순물영역;

   상기 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극; 및

   상기 소오스 및 드레인과 각각 접속된 소오스전극 및 드레인전극을 구비하는 것을 특징으로 하는 전력 반도체장치.
2. 제1항에 있어서, 상기 소오스전극은,

   상기 게이트전극을 완전히 오버랩하는 것을 특징으로 하는 전력 반도체장치.
3. 제1항에 있어서, 상기 웰 내에, 소자의 내압특성을 향상시키기 위하여 상기 드레인과 이웃하도록 형성된 제1 도전형의 제2 불순물영역을 더 구비하는 것을 특징으로 하는 전력 반도체장치.
4. 제3항에 있어서, 상기 제1 도전형의 제2 불순물영역의 불순물의 농도는,

   상기 제1 도전형의 바디영역의 불순물의 농도보다 같거나 낮은 것을 특징으로 하는 전력 반도체장치.
5. 제1항에 있어서, 상기 드레인 양측 상부의 반도체기판 상에,

   전계의 집중을 방지하기 위한 절연막 패턴을 더 구비하는 것을 특징으로 하는 전력 반도체장치.
6. 제5항에 있어서, 상기 절연막 패턴 상부에,

   상기 드레인에 전계가 집중되는 것을 방지하는 필드 플레이트(field plate) 역할을 하는 도전막 패턴을 더 구비하는 것을 특징으로 하는 전력 반도체장치.
7. 제1 도전형의 반도체기판 상에 게이트절연막을 형성하는 단계;

   상기 반도체기판에 제2 도전형의 웰을 형성하는 단계;

   상기 웰과 소정거리 이격된 상기 반도체기판에 제1 도전형의 제1 불순물영역을 형성하는 단계;

   상기 반도체기판에 상기 제1 불순물영역의 상측을 감싸는 제1 도전형의 바디영역을 형성하는 단계;

   상기 게이트절연막 상에 게이트전극을 형성하는 단계;

   상기 반도체기판 및 웰에 제2 도전형의 불순물을 고농도로 주입하여 상기 제1 불순물영역과 인접하는 소오스와, 드레인을 각각 형성하는 단계;

   결과물을 덮는 층간절연막을 형성하는 단계; 및

   상기 층간절연막을 관통하여 상기 소오스 및 드레인과 각각 접속하는 소오스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
8. 제7항에 있어서, 상기 제1 도전형의 제1 불순물영역은,

   상기 제1 도전형의 바디영역보다 불순물의 농도가 높게 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
9. 제7항에 있어서, 상기 바디영역을 형성하기 전에,

   상기 웰 내에, 소자의 내압특성을 향상시키기 위한 제1 도전형의 제2 불순물영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
10. 제9항에 있어서, 상기 제2 불순물영역은,

    상기 바디영역의 불순물 농도보다 낮은 농도로 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
11. 제7항에 있어서, 상기 게이트전극을 형성하는 단계 전에,

    상기 드레인 양측 상부의 반도체기판 상에 전계의 집중을 방지하기 위한 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
12. 제11항에 있어서, 상기 게이트전극을 형성하는 단계에서,

    상기 절연막 패턴 상부에, 드레인에 전계가 집중되는 것을 방지하는 필드 플레이트(field plate) 역할을 하는 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
13. 제7항에 있어서, 상기 소오스전극은 상기 게이트전극을 완전히 오버랩하도록 형성하고,

    상기 드레인전극은, 상기 도전막 패턴을 완전히 오버랩하여 상기 제2 불순물영역의 일부까지 연장되도록 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.