KR19990081587A - 전사법을 이용한 전계방출 소자의 제조방법 - Google Patents

Abstract

본 발명은 전계 방출 소자의 제조 방법에 관한 것이다.

본 발명의 전사법을 이용한 전계 방출 소자의 제조 방법은 절연기판을 이용한 전기 도금법으로 몰드물을 제작함으로써 에미터 팁을 형성하게 된다.

본 발명의 전사법을 이용한 전계 방출 소자의 제조 방법은 절연 기판을 이용하여 몰드물을 제작함으로써 대면적화가 가능하게 된다.

Description

전사법을 이용한 전계 방출 소자의 제조방법(Fabricating Methods Of Field Emission Device Using Transfer Mold Method)

본 발명은 전계 방출 표시장치에 관한 것으로, 특히 전계 방출 소자의 제조 방법에 관한 것이다. 또한, 본 발명은 전계 방출 소자의 제조 방법에 의해 제작되는 전계 방출 소자에 관한 것이다.

기존의 음극선관(CRT)의 과도한 부피·중량 문제를 해결하여 경박화될 수 있을 뿐만 아니라 액정디스플레이(LCD) 장치의 시야각이나 휘도에 따르는 문제점을 해결할 수 있는 전계방출 디스플레이(Field Emission Display : 이하 "FED"라 함)에 대한 연구가 활발히 진행되고 있다. FED는 저해상도에서 고해상도까지 노트북 PC나 프로젝션 TV 등을 포함하여 소형/대형의 거의 모든 디스플레이로의 응용이 가능하다. FED는 음극선관과 같이 전자선 여기 형광체 발광을 이용하는 것으로 도 1에서와 같이, 첨예한 음극(즉, 에미터 팁)(2)에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의하여 전자를 방출하는 냉음극을 이용하고 있다. 하부 기판(4) 위에 형성된 음극(6)으로부터 방출된 전자는 양극(에노드 : Anode)(8) 및 음극(Cathod)(6)간의 전압으로 가속되어 양극(8)에 형성된 형광체막(10)에 충돌 및 여기되어 발광시키게 된다. 여기서, 양극(8)은 상부 기판(12)에 형성되고 양극(8) 위에 형광체막(10)이 도포된다. 게이트전극(14)은 전자를 인출하기 위한 인출전극으로 사용되고 절연층(16)은 게이트전극(14)과 음극(6)의 절연을 위해 사용된다.

통상, 에미터 팁(2)은 금속막의 퇴적에 의해 형성되는 스핀트 타입(Spindt type)과 Si 에칭에 의한 Si 팁 등이 보편적으로 사용되고 있다. 스핀트 타입의 경우, 금속막을 이용하여 우수한 전자 방출 특성을 나타내지만 제조 공정상 회전 증착법 등의 제조공정이 복잡하고 대화면으로 갈수록 에미터 팁의 형상이 불균일한 정도가 매우 심하기 때문에 대형화에는 적합하지 않은 단점이 있다. Si 에칭 팁 방식의 경우, 기존의 반도체 제조 공정과 유사한 방법으로 에미터(2)를 제조하지만 Si 팁이 가스(Gas)에 취약하여 신뢰성에 많은 문제점이 도출됨과 아울러, Si 웨이퍼(Wafer)의 크기 제한으로 대형화에 적합하지 않은 문제점이 있다. 이들과는 다른 방법으로, 도 2에 도시된 Si 몰드(Mold)물을 이용하는 Si 몰드 전사법이 제안된 바 있다. 이 Si 몰드 전사법은 도 2a 및 도 2b에서와 같이, 먼저 Si 웨이퍼에 마스크(Mask)를 이용하여 비등방성 에칭을 통해 피라미드홀(22a)을 형성함으로써 Si 몰드물(22)을 제작한 후, 피라미드홀(22a)이 형성된 Si 몰드물(22)에 에미터 물질층(26)을 적층한다. 이 때, 에미터 물질층(26)으로는 금속 재료 외에도 다이아몬드, DLC, 일함수가 낮은 TiN, LaB₆등의 재료가 이용될 수 있다. 마지막으로, Si 몰드물(22)을 KOH 등으로 에칭하여 분리함으로써 도 2c와 같이 에미터 팁(2)을 완성하는 방법이다. 이와 같은 Si 몰드 전사법으로 에미터 팁(2)을 제조하면 스핀트 타입이나 Si 에칭 팁 방식에 비해 제조 공정이 간단하여 제조 코스트(Cost)가 저감되는 장점이 있지만 피라미드홀(22a)의 형상이 Si 결정면에 따라 고정되기 때문에 팁 뾰족함(Tip Sharpness) 조절과 팁 아스펙트비(팁 높이/팁 직경) 조절 등이 어렵고 Si 웨이퍼를 몰드물로 사용하기 때문에 웨이퍼의 크기 제한으로 인하여 대화면의 FED를 구현하는데는 한계가 있다.

따라서, 본 발명의 목적은 대화면에 적합한 에미터 팁을 제작하도록 한 전사법을 이용한 전계 방출 소자의 제조 방법을 제공하는데 있다.

본 발명의 다른 목적은 팁 뾰족함 조절 및 고특성·고효율 및 저가의 에미터 팁을 구현이 가능하도록 한 전사법을 이용한 전계 방출 소자의 제조 방법을 제공하는데 있다.

본 발명의 또 다른 목적은 대화면에 적합함과 아울러 팁 경사도 조절이 용이하고 고특성·고효율 및 저가로 구현되어지는 전계 방출 소자를 제공하는데 있다.

도 1은 통상의 전계 방출 표시장치의 동작원리를 나타내는 개략적인 종단면도.

도 2a 내지 도 2c는 종래의 Si 몰드 전사법에 의한 전계 방출 소자의 제조 방법을 나타내는 공정도.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 전사법을 이용한 전계 방출 소자의 제조 방법을 단계적으로 나타내는 공정도.

도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 전사법을 이용한 전계 방출 소자의 제조 방법을 단계적으로 나타내는 공정도.

<도면의 주요부분에 대한 부호의 설명>

2,48 : 에미터 팁 4,46 : 하부기판

6 : 음극 8 : 양극

10 : 형광체막 12 : 상부기판

14 : 게이트 전극 16 : 절연층

22 : Si 몰드물 22a : 피라미드홀

32 : 절연막 34 : 게이트 금속층

36,54 : 금속층 38 : 절연체막

40,52 : 몰드기판 42 : 에미터 물질층

44 : 캐소드 물질층 50,56 : 원통형홀

상기 목적을 달성하기 위하여, 본 발명의 전사법을 이용한 전계 방출 소자의 제조 방법은 절연기판을 이용한 전기 도금법으로 몰드물을 제작함으로써 에미터 팁을 형성하는 단계를 포함한다.

본 발명의 전사법을 이용한 전계 방출 소자의 제조 방법은 절연기판을 마련하는 단계와, 절연기판에 제1 절연층, 금속층, 게이트 금속층 및 제2 절연막을 순차적으로 적층하는 단계와, 제1 절연층, 금속층, 게이트 금속층 및 제2 절연막을 관통하는 홀을 형성하는 단계와, 홀을 도금하여 도금막을 형성함으로써 몰드물을 제작하는 단계와, 몰드물에 에미터 물질층, 전극층 및 기판을 적층하는 단계와, 도금막, 절연기판, 제1 절연층 및 금속층을 제거하는 단계를 포함한다.

본 발명의 전사법을 이용한 전계 방출 소자의 제조 방법은 절연기판을 마련하는 단계와, 절연기판에 금속층을 형성하는 단계와, 금속층에 홀을 형성하는 단계와, 홀을 도금하여 도금막을 성막함으로써 몰드물을 제작하는 단계를 포함한다.

본 발명의 전계 방출 소자는 절연기판을 이용한 전기 도금법으로 몰드물을 제작하여 몰드물을 이용하여 형성된 에미터 팁을 구비한다.

상기 목적들 외에 본 발명의 다른 목적 및 잇점들은 첨부한 도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 실시예들을 첨부한 도 3 내지 도 4를 참조하여 상세히 설명하기로 한다.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 전사법을 이용한 전계 방출 소자의 제조방법의 제조 수순을 단계적으로 나타내는 공정도를 나타낸다.

도 3a에서, 절연체막(38), 금속층(36), 게이트 금속층(34) 및 절연막(32)을 연속 공정으로 순차적으로 몰드기판(40) 위에 도포한다. 여기서, 몰드기판(40)은 전기적으로 절연 특성을 가지는 물질로서 대면적이 가능한 유리 기판을 사용하는 것이 바람직한다. 절연체막(38) 물질로는 SiO₂가 사용되며 금속층(36) 물질로는 Cu 등이 사용될 수 있다. 또한, 게이트 금속층(34) 물질로는 자신의 하부에 위치한 금속층(36)에 사용되는 금속 물질보다 에칭 선택도(selectivity)가 높은 금속 물질을 사용하게 된다. 예를 들면, 금속층(36)이 Cu를 사용한다면 게이트 금속층(34)은 Cu보다 에칭 선택도가 높은 Cr 등이 사용된다. 도 3b에서, 마스크(Mask)를 이용하여 에칭함으로써 절연막(32), 게이트 금속층(34), 금속층(36) 및 절연체막(38)을 관통하는 원통 형태의 홀(50)을 형성한다. 홀(50)의 형성은 습식 및 건식 에칭법을 이용할 수 있지만 언더컷 (Undercut)을 고려하면 습식 에칭은 홀의 형상이 불균일해 질 수 있기 때문에 건식 에칭(예를 들면 반응 이온 에칭(Reactive Ion Etching : RIE))을 이용함이 바람직하다. 도 3c에서, Cu 도금액 내에서 홀(50) 내부를 Cu 전기 도금하게 되면 홀(50) 내부에서 Cu로 이루어진 금속층(36)이 위치한 홀(50) 중앙부위가 빠르게 도금되어지고 점차 그 주변(즉, 게이트 금속층과 절연체막)으로 확산되어 도금되어지기 시작한다. 이에 따라, 홀(50) 중앙부에서 도금으로 인한 직경이 줄어들게 되어 홀(50) 중앙부를 중심으로 도금이 볼록하게 진행된다. 도금이 완료되는 시점에서 도 3d와 같이 홀(50) 중앙부 외주에서 신장되는 도금은 결국 홀 위아래에서 원뿔 형태의 홀공간만을 남기게 된다. 이 때, 도금을 중단하면 박막 몰드물이 완성된다. 즉, 박막 몰드물에는 도금법을 이용함으로써 에미터 팁 형상을 가지는 피라미드 홀이 형성된다. 도 3e에서, 에미터 물질층(42)과 캐소드 물질층(44)을 피라미드 홀이 마련된 절연막(32) 위에 연속 도포하게 된다. 여기서, 에미터 물질층(42)으로는 다이아 몬드, DLC(Diamond Liked Carbon), 일함수가 낮은 AIN, TiN, LaB₆, GaN, ZrC, HfC 들 중 어느 하나의 물질로 이루어질 수 있다. 캐소드 물질층(44)으로는 Al, ITO 등이 사용될 수 있다. 캐소드 물질층(44) 위에는 기판(46)을 접착하게 된다. 기판(46) 접착은 기판 뒷면에 Al 전극(즉, 음극)이 형성된 유리 기판을 사용하여 직류(DC) 전압을 인가하면서 정전식 접합(Electrostatic Bonding)을 이용하게 된다. 그리고 Cu 에칭 용액에서 Cu로 이루어진 금속층(36)과 에미터 팁(48) 아래의 Cu 도금막을 용해시키고 하부의 몰드기판(40)을 분리시킴으로써 도 3f와 같이 3 극 에미터 구조가 완성된다. Cu 에칭시 게이트 금속층(34)이 용해되는 경우와 도 3d의 공정에서 게이트 금속층(34)이 Cu 도금 형상에 영향을 미치게 되면 도 3a 공정에서 게이트 금속층(34)을 도포하는 것을 생략하고 에미터 팁(48)이 완성된 후에 게이트 금속층(34)을 도포한 후 에미터 팁(48) 위에 잔존하는 게이트 금속층(34)의 물질을 에칭함으로써 3극 에미터를 완성할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 전사법을 이용한 전계 방출 소자의 제조 방법을 단계적으로 나타내는 공정도이다.

도 4a 및 도 4d에서, 몰드기판(52) 위에 금속층(54)을 도포하고 마스크를 이용하여 에칭함으로써 금속층(54)을 관통하는 원통형의 홀(56)을 형성한다. 도 4c에서, Cu 도금액 내에서 홀(56) 내부를 Cu 전기 도금하게 되면 홀(56) 내부와 금속층(54) 표면에 도금막이 형성되기 시작한다. 도금이 진행되면 금속층(4) 표면과 홀(56) 내부 공간에서 도 4c와 같이 도금막이 두꺼워지면서 홀(56) 공간에서는 원뿔 형태의 공간이 마련된다. 이렇게 완성된 박막 몰드물에 도 3e 공정과 동일하게 에미터 물질층(42)을 홀(56) 공간과 금속층(54) 표면에 도포하고 박막 몰드물을 제거하면 에미터 팁(48)이 형성된다. 그리고 절연막과 게이트 전극을 에미터 팁 가장자리에 형성시키고 케소드 전극과 기판을 접합하면 3극 에미터 구조가 완성된다.

이와 같이, 본 발명의 전사법을 이용한 전계 방출 소자의 제조 방법은 Si 웨이퍼 몰드물을 이용하는 전사법에 의한 전계 방출 소자 제조 방법과 달리, 대면적이 가능한 유리 기판을 사용하게 된다. 종래의 Si 몰드법은 결정면에 따라 피라미드홀 형태가 고정되어 에미터 팁의 형태 조절이 매우 어려웠지만 본 발명의 전계 방출 소자의 제조 방법은 홀 직경, 기판위의 금속층 두께 등을 전류량, 도금 경과시간 및 용해액의 농도 등의 도금 조건을 조절하여 박막 몰드물 형상의 조절이 용이하여 에미터 팁의 뽀족함, 팁 아스펙트비(팁 높이/팁 직경) 등의 조정이 가능하게 된다. 또한, 에미터 물질층(48)으로는 전계가 인가되지 않아도 전자 방출이 용이한 특성(Negative Affinety)을 갖는 Diamond, DLC 박막과 일함수가 낮은 AIN, TiN, LaB₆, GaN, ZrC, HfC 등의 박막을 이용할 수 있어 기존의 메탈, Si 팁에 비해 고성능/고효율의 에미터 제조가 가능하게 된다.

상술한 바와 같이, 본 발명의 전사법을 이용한 전계 방출 소자의 제조 방법은 절연 기판을 이용하여 몰드물을 제작함으로써 대면적화가 가능하게 된다. 나아가, 본 발명의 전사법을 이용한 전계 방출 소자의 제조 방법은 절연 기판(예를 들면, 유리 기판)을 이용하여 다층의 박막을 증착하여 형성한 홀 내에서 전기 도금법을 이용하여 몰드물을 제작하고 홀 직경과 금속층 두께 및 도금조건 등을 조절함으로써 몰드물 형상의 조절이 용이하여 팁 뾰족함의 조절이 용이하게 된다. 또한, 에미터 재료로 전자 방출이 용이한 재료들을 이용할 수 있게 되어 고효율·고특성의 전계 방출 소자를 제작할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (10)

1. 절연기판을 이용한 전기 도금법으로 몰드물을 제작함으로써 에미터 팁을 형성하는 단계를 포함하는 것을 특징으로 하는 전사법을 이용한 전계 방출 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 절연기판은 유리 재질인 것을 특징으로 하는 전사법을 이용한 전계 방출 소장의 제조 방법.
3. 절연기판을 마련하는 단계와,

   상기 절연기판에 제1 절연층, 금속층, 게이트 금속층 및 제2 절연막을 순차적으로 적층하는 단계와,

   상기 제1 절연층, 금속층, 게이트 금속층 및 제2 절연막을 관통하는 홀을 형성하는 단계와,

   상기 홀을 도금하여 도금막을 형성함으로써 몰드물을 제작하는 단계와,

   상기 몰드물에 에미터 물질층, 전극층 및 기판을 적층하는 단계와,

   상기 도금막, 절연기판, 제1 절연층 및 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 전사법을 이용한 전계 방출 소자의 제조 방법.
4. 제 3 항에 있어서,

   상기 게이트 금속층은 상기 금속층보다 에칭 선택도가 큰 재질인 것을 특징으로 하는 전사법을 이용한 전계 방출 소자의 제조 방법.
5. 제 4 항에 있어서,

   상기 게이트 금속층은 Cr 물질층이고,

   상기 금속층은 Cu 물질층인 것을 특징으로 하는 전사법을 이용한 전계 방출 소자의 제조 방법.
6. 제 3 항에 있어서,

   상기 물드물을 제작하는 단계는 Cu 도금액에서 상기 홀 내부를 도금하는 단계를 추가로 포함하는 것을 특징으로 하는 전사법을 이용한 전계 방출 소자의 제조 방법.
7. 제 3 항에 있어서,

   상기 에미터 물질층은 전계가 가해지지 않아도 전자가 방출될 수 있는 물질인 것을 특징으로 하는 전사법을 이용한 전계 방출 소자의 제조 방법.
8. 제 7 항에 있어서,

   상기 에미터 물질층은 다이아 몬드, DLC, 일함수가 낮은 AIN, TiN, LaB₆, GaN, ZrC, HfC 중 어느 하나의 물질인 것을 특징으로 하는 전사법을 이용한 전계 방출 소자의 제조 방법.
9. 절연기판을 마련하는 단계와,

   상기 절연기판에 금속층을 형성하는 단계와,

   상기 금속층에 홀을 형성하는 단계와,

   상기 홀을 도금하여 도금막을 성막함으로써 몰드물을 제작하는 단계를 포함하는 것을 특징으로 하는 전사법을 이용한 전계 방출 소자의 제조 방법.
10. 절연기판을 이용한 전기 도금법으로 몰드물을 제작하여 상기 몰드물을 이용하여 형성된 에미터 팁을 구비하는 것을 특징으로 하는 전계 방출 소자.