KR19990080412A - High dielectric constant capacitor with double dielectric film and manufacturing method - Google Patents
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Abstract
장벽층의 산화를 방지하는 커패시터 및 그 제조 방법에 관하여 개시한다. 본 발명에서는 하부 전극과 상부 전극 사이에 형성된 고유전막을 가지는 커패시터에서 고유전막이 저온 유전막과 고온 유전막의 이중층 구조를 가진다. 상기 저온 유전막은 450℃ 이하의 온도에서 형성되고, 상기 고온 유전막은 하부 막질이 산화되지 않는 온도 범위 내에서 480℃ 이상의 온도에서 형성된다.Disclosed are a capacitor which prevents oxidation of a barrier layer and a method of manufacturing the same. In the present invention, in the capacitor having a high dielectric film formed between the lower electrode and the upper electrode, the high dielectric film has a double layer structure of a low temperature dielectric film and a high temperature dielectric film. The low temperature dielectric film is formed at a temperature of 450 ° C. or less, and the high temperature dielectric film is formed at a temperature of 480 ° C. or more within a temperature range in which the lower film quality is not oxidized.
Description
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 장벽층의 산화를 방지하는 커패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method for manufacturing the same, and more particularly, to a capacitor for preventing oxidation of a barrier layer and a method for manufacturing the same.
DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위하여 커패시터의 유전막을 박막화하는 방법, 또는 커패시터의 유효 면적을 증가시키기 위해 커패시터 하부 전극의 구조를 입체화시키는 방법 등이 제안되고 있다.As the density of dynamic random access memory (DRAM) increases, a method of thinning a dielectric film of a capacitor to increase capacitance within a limited cell area, or a method of three-dimensionalizing a structure of a capacitor lower electrode to increase an effective area of a capacitor And the like have been proposed.
그러나, 상기한 바와 같은 방법을 채용하더라도 기존의 유전체로는 1G DRAM 이상의 메모리 소자에서는 소자 작동에 필요한 커패시턴스 값을 얻기 어렵다. 따라서, 이와 같은 문제를 해결하기 위하여 커패시터의 유전막으로서 BST(Ba(Sr, Ti)O3), PZT(Pb(Zr, Ti)O3), PLZT((Pb, Zr)(Ti, La)TiO3)와 같은 고유전율을 갖는 박막으로 대체하는 연구가 활발히 진행중에 있다. PZT 또는 BST와 같은 고유전 물질은 각각 FRAM(Ferroelectric Random Acess Memory) 및 DRAM으로의 응용이 기대되고 있는 물질이다. BST와 같은 고유전 물질을 DRAM에 적용하는 경우에는, 통상적으로 사용되는 ONO막 또는 Ta2O5막을 유전막으로서 사용하는 경우와 마찬가지로, 커패시터를 형성하기 위하여 먼저 도핑된 폴리실리콘과 같은 도전성 플러그를 사용하여 BC(Buried Contact)을 형성한 후 그 위에 하부 전극을 형성하고 유전 물질을 증착한다.However, even if the above-described method is employed, it is difficult to obtain capacitance values required for device operation in memory devices of 1G DRAM or more using existing dielectrics. Therefore, in order to solve this problem, BST (Ba (Sr, Ti) O 3 ), PZT (Pb (Zr, Ti) O 3 ), PLZT ((Pb, Zr) (Ti, La) TiO as a dielectric film of a capacitor Research into replacing thin films with high dielectric constants such as 3 ) is actively underway. High dielectric materials such as PZT or BST are materials that are expected to be applied to ferroelectric random access memory (FRAM) and DRAM, respectively. When a high dielectric material such as BST is applied to DRAM, a conductive plug such as polysilicon doped first is used to form a capacitor, as in the case of using a conventional ONO film or Ta 2 O 5 film as a dielectric film. After forming a BC (Buried Contact) to form a lower electrode thereon and deposit a dielectric material.
상기와 같은 고유전막을 사용하는 커패시터에서는 전극 물질로서 백금족 원소 또는 그 산화물, 예를 들면 Pt, Ir, Ru, RuO2, IrO2등을 사용한다. 그 중에서도 특히 우수한 내산화성을 갖는 Pt는 실리콘과의 반응성이 크다. 따라서, Pt와 같은 백금족 원소 또는 그 산화물을 전극 물질로서 채용하는 경우에는 이와 같은 전극 물질이 도핑된 폴리실리콘과 같은 도전성 플러그와 접할 때 플러그와 하부 전극 사이에 상호 반응 및 상호 확산이 일어난다. 따라서, 하부 전극과 도전성 플러그 사이에는 상기와 같은 상호 반응 및 상호 확산을 방지하기 위하여 하부 전극과 도전성 플러그층을 격리시킬 수 있는 배리어층(barrier layer)이 반드시 필요하다.In the capacitor using the above-mentioned high dielectric film, a platinum group element or an oxide thereof, for example, Pt, Ir, Ru, RuO 2 , IrO 2, or the like is used as an electrode material. Among them, Pt having particularly excellent oxidation resistance has a high reactivity with silicon. Therefore, when a platinum group element such as Pt or an oxide thereof is employed as the electrode material, mutual reaction and interdiffusion occur between the plug and the lower electrode when such an electrode material comes into contact with a conductive plug such as doped polysilicon. Therefore, a barrier layer is required between the lower electrode and the conductive plug to isolate the lower electrode and the conductive plug layer in order to prevent such mutual reaction and mutual diffusion.
하부 전극과 도전성 플러그 사이에 배리어층을 형성한 종래 기술이 문헌(Kuniaki Koyama 등, "A STACKED CAPACITOR WITH (BaXSr1-X)TiO3 FOR 256M DRAM", IEDM-91, pp.823-826)에 개시되어 있다. 이 종래 기술에서는 Pt와 실리콘 플러그 사이의 반응을 방지하기 위한 배리어층으로서 50 nm 두께의 Ta를 이용하고 있다. 이 방법에서는 통상적인 DRAM 형성 방법과 같이, 먼저 스토리지 콘택을 오픈시킨 후에 도핑된 폴리실리콘으로 상기 스토리지 콘택홀을 채우고, 배리어층으로서 Ta를 증착하고, 하부 전극 물질인 Pt를 형성한다. 이어서, 유전막으로서 BST, 상부 전극으로서 TiN을 증착한다. 이 경우에는 하부 전극 즉 스토리지 노드에서 Pt/Ta의 측벽이 노출되어 있게 된다. 따라서, 스토리지 노드 형성 후 유전막으로서 PZT 또는 BST와 같은 고유전 물질을 증착하는 공정이 500℃ 이상의 고온 공정으로서 산화성 분위기에서 행해지므로, Ta가 산소에 의하여 산화되어 부도체인 Ta2O5로 됨으로써 도핑된 폴리실리콘과 전극 사이의 콘택 저항이 증가하는 문제가 발생된다.A prior art in which a barrier layer is formed between a lower electrode and a conductive plug is disclosed in Kuniaki Koyama et al., "A STACKED CAPACITOR WITH (BaXSr1-X) TiO3 FOR 256M DRAM," IEDM-91, pp. 823-826. have. In this prior art, 50 nm thick Ta is used as a barrier layer for preventing a reaction between Pt and a silicon plug. In this method, as in the conventional DRAM forming method, the storage contact hole is first filled with doped polysilicon, then Ta is deposited as a barrier layer and Pt, which is a lower electrode material, is formed. Next, BST is deposited as a dielectric film and TiN is deposited as an upper electrode. In this case, the sidewall of Pt / Ta is exposed at the lower electrode, that is, the storage node. Therefore, since the process of depositing a high-k dielectric material such as PZT or BST as a dielectric film after storage node formation is performed in an oxidizing atmosphere as a high temperature process of 500 ° C. or more, Ta is oxidized by oxygen to be doped by Ta 2 O 5 , which is an insulator. The problem arises in that the contact resistance between polysilicon and the electrode increases.
상기와 같은 문제를 해결하기 위하여 미합중국 특허 제5,478,722호에는 두꺼운 절연층 내에 도전성 플러그를 형성하고, 상기 도전성 플러그를 그 평탄화된 상면으로부터 리세스(recess)하고, 이 리세스된 부분에 배리어층을 형성함으로써, 유전막 증착시 또는 후속의 열처리 공정시에 배리어층이 산화되는 것을 방지하는 방법이 제안되어 있다. 이 방법에서는 도전성 플러그와 Pt 사이의 반응을 방지하는 배리어층이 BC 내에 리세스되어 있으므로, 배리어층의 측면은 노출되지 않는다. 그러나, 이 방법은 배리어층을 증착한 후에 배리어층을 에치백 또는 CMP(Chemical Mechanical Polishing)하는 공정이 추가되어야 한다는 점, 배리어층을 형성한 후 스토리지 노드를 패터닝할 때 미스얼라인이 발생되는 경우에는 배리어층이 BST막과 같은 유전막 증착시에 산소 분위기에 노출되어 산화되는 것을 피할 수 없는 점 등의 문제점을 가지고 있다. 특히, 스토리지 노드의 미스얼라인이 발생되는 경우, 스토리지 노드의 노출된 부분을 통하여 확산된 산소가 배리어층 전체를 산화시키는 결과 배리어층이 부도층으로 되므로, 콘택 저항이 증가하여 배리어층을 통하여 전류가 흐를 수 없게 된다. 따라서, 이 방법은 미스얼라인 발생시에 치명적인 수율 저하를 초래한다.In order to solve the above problem, U.S. Patent No. 5,478,722 forms a conductive plug in a thick insulating layer, recesses the conductive plug from its planarized top surface, and forms a barrier layer in the recessed portion. Thereby, a method of preventing the barrier layer from oxidizing during the deposition of the dielectric film or during the subsequent heat treatment process has been proposed. In this method, since the barrier layer which prevents the reaction between the conductive plug and Pt is recessed in BC, the side surface of the barrier layer is not exposed. However, this method requires the addition of a process of etching back the barrier layer or chemical mechanical polishing (CMP) after depositing the barrier layer, if a misalignment occurs when patterning the storage node after forming the barrier layer. There is a problem in that the barrier layer is exposed to an oxygen atmosphere during the deposition of a dielectric film such as a BST film and is inevitably oxidized. In particular, when a misalignment of the storage node occurs, oxygen diffused through the exposed portion of the storage node oxidizes the entire barrier layer, resulting in the barrier layer becoming an insulator layer. Cannot flow. Thus, this method leads to a fatal yield drop upon misalignment.
배리어층의 산화를 방지하기 위한 또 다른 방법이 미합중국 특허 제5,335,138호에 기재되어 있다. 이 방법에서는 배리어층과 하부 전극의 측벽에 스페이서를 형성하거나, 하부 전극과 배리어층으로 이루어진 스토리지 노드 사이의 공간을 산화 방지 역할을 할 수 있는 물질로 채운다. 이 방법에서는 배리어층의 측면이 전극과 다른 물질인 스페이서로 둘러싸여 있으므로, 스토리지 노드를 형성한 후 BST 박막을 증착할 때 고온의 산소 분위기에 노출되더라도 스페이서 또는 스토리지 노드 사이의 공간에 채워진 물질이 산소의 확산을 억제하게 된다. 그러나, 이 방법은 스페이서의 사용으로 인해 공정 마진을 얻기 어려운 점, 스페이서에 의하여 일정 부분에서 산소 확산이 차단되어 배리어층의 산화를 방지할 수는 있으나 전극과 스페이서와의 계면을 통한 산소 확산에 의하여 배리어층이 산화될 수 있는 점 등의 문제를 가지고 있다. 즉, 배리어층의 산화를 방지하기 위한 스페이서를 형성하더라도, 스페이서와 Pt 사이의 계면을 통한 산소의 확산에 의하여 배리어층의 산화가 진행된다. 이와 같은 사실은 공지된 문헌(이병택 등, "Integration of (Ba, Sr)TiO3Capacitor with Platinum Electrodes Having SiO2Spacer", IEDM-97, pp.249-252)을 통하여 확인할 수 있다.Another method for preventing oxidation of the barrier layer is described in US Pat. No. 5,335,138. In this method, spacers are formed on sidewalls of the barrier layer and the lower electrode, or the space between the storage electrode formed of the lower electrode and the barrier layer is filled with a material capable of preventing oxidation. In this method, since the side of the barrier layer is surrounded by a spacer which is different from the electrode, the material filled in the spaces between the spacers or the storage nodes is stored in the space between the spacers or the storage nodes even when the BST thin film is deposited after forming the storage node. It will suppress diffusion. However, this method is difficult to obtain process margins due to the use of spacers. Oxygen diffusion is blocked at a certain portion by the spacers to prevent oxidation of the barrier layer, but the oxygen diffusion through the interface between the electrode and the spacer is prevented. The problem is that the barrier layer can be oxidized. That is, even if a spacer for preventing oxidation of the barrier layer is formed, oxidation of the barrier layer proceeds by diffusion of oxygen through the interface between the spacer and Pt. This can be confirmed by known literature (Lee Byung-Tak et al., "Integration of (Ba, Sr) TiO 3 Capacitor with Platinum Electrodes Having SiO 2 Spacer", IEDM-97, pp. 249-252).
상기 미합중국 특허 제5,335,138호의 또 다른 문제점으로서, 공정의 복잡성으로 인하여 코스트가 증가된다는 점, 스페이서 물질의 증착 공정에 사용되는 원료 또는 불순물에 의하여 전극의 특성이 열화된다는 점, 에치백 공정에 의하여 전극이 손상될 수 있는 점이 있다.Another problem of the above-mentioned U.S. Patent No. 5,335,138 is that the cost increases due to the complexity of the process, that the characteristics of the electrode are degraded by raw materials or impurities used in the deposition process of the spacer material, There is a point of damage.
따라서, 커패시터의 유전막으로서 고유전막을 사용하는 경우에 장벽층의 산화를 효과적으로 방지할 수 있도록 커패시터의 구조를 개선하는 것이 필요하다.Therefore, when the high dielectric film is used as the dielectric film of the capacitor, it is necessary to improve the structure of the capacitor so as to effectively prevent oxidation of the barrier layer.
본 발명의 목적은 커패시터의 유전막으로서 고유전막을 사용하는 경우에 전극과 배리어층 사이의 계면이 산소의 확산 경로로 되지 않는 고유전율 커패시터를 제공하는 것이다.It is an object of the present invention to provide a high dielectric constant capacitor in which the interface between the electrode and the barrier layer does not become a diffusion path of oxygen when a high dielectric film is used as the dielectric film of the capacitor.
본 발명의 또 다른 목적은 장벽층의 산화를 효과적으로 방지할 수 있도록 하기 위하여 상기한 바와 같은 고유전율 커패시터를 단순한 공정으로 제조할 수 있는 방법을 제공하는 것이다.It is still another object of the present invention to provide a method capable of manufacturing the high-k capacitor as described above in a simple process in order to effectively prevent oxidation of the barrier layer.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 고유전율 커패시터를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.1 to 6 are cross-sectional views according to a process sequence to explain a method of manufacturing a high dielectric constant capacitor according to a preferred embodiment of the present invention.
도 7은 저온 유전막과 고온 유전막을 1개의 챔버를 사용하여 연속적으로 형성하는 경우의 챔버 내에서의 온도 변화를 나타낸 도면이다.FIG. 7 is a diagram showing a temperature change in a chamber in the case where the low temperature dielectric film and the high temperature dielectric film are successively formed using one chamber.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판, 12 : 소자 분리막10: semiconductor substrate, 12: device isolation film
14 : 트랜지스터, 16 : 비트 라인14 transistor, 16 bit line
20 : 층간절연막, 30 : 도전층20: interlayer insulating film, 30: conductive layer
30a : 도전성 플러그, 40 : 배리어층30a: conductive plug, 40: barrier layer
50 : 하부 전극, 62 : 저온 유전막50: lower electrode, 62: low temperature dielectric film
64 : 고온 유전막, 70 : 상부 전극64: high temperature dielectric film, 70: upper electrode
80 : 금속 층간절연막, 90 : 금속 배선층80: metal interlayer insulating film, 90: metal wiring layer
상기 목적을 달성하기 위하여, 본 발명에서는 하부 전극과 상부 전극 사이에 형성된 고유전막을 가지는 커패시터에 있어서, 상기 고유전막은 저온 유전막과 고온 유전막의 이중층 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치의 커패시터를 제공한다.In order to achieve the above object, in the present invention, in the capacitor having a high dielectric film formed between the lower electrode and the upper electrode, the high dielectric film has a double layer structure of a low temperature dielectric film and a high temperature dielectric film, characterized in that to provide.
상기 저온 유전막 및 고온 유전막은 Ta2O5, SrTiO3, (Ba, Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb, La)(Zr, Ti)O3및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나로 이루어진다.The low temperature dielectric film and the high temperature dielectric film may include Ta 2 O 5 , SrTiO 3 , (Ba, Sr) TiO 3 (BST), PbZrTiO 3 (PZT), SrBi 2 Ta 2 O 9 (SBT), (Pb, La) (Zr, Ti) O 3 and Bi 4 Ti 3 O 12 It is made of any one selected from the group consisting of.
상기 하부 전극은 BC(Buried Contact) 플러그에 의하여 반도체 기판과 연결되고, 상기 하부 전극과 BC 플러그 사이에는 상호 반응을 방지하기 위한 배리어층이 형성된다.The lower electrode is connected to the semiconductor substrate by a BC (Buried Contact) plug, and a barrier layer is formed between the lower electrode and the BC plug to prevent mutual reaction.
상기 배리어층은 고융점 금속, 그 실리사이드 또는 그 질화물로 형성된다. 바람직하게는, 상기 배리어층은 TiN, Ti, TiSix, TiSi, TiSiN, TaSiN, TaAlN, Ir, Ru, W, WN 및 WSi로 이루어지는 군에서 선택되는 어느 하나로 이루어진다.The barrier layer is formed of a high melting point metal, silicides thereof or nitrides thereof. Preferably, the barrier layer is made of any one selected from the group consisting of TiN, Ti, TiSix, TiSi, TiSiN, TaSiN, TaAlN, Ir, Ru, W, WN and WSi.
상기 BC 플러그는 도핑된 폴리실리콘, 고융점 금속, 백금족 원소 및 금속 실리사이드로 이루어지는 군에서 선택되는 적어도 하나로 이루어진다.The BC plug consists of at least one selected from the group consisting of doped polysilicon, high melting point metals, platinum group elements and metal silicides.
상기 저온 유전막은 상기 고유전막 전체 두께의 20 ∼ 80%의 두께로 형성된다.The low temperature dielectric film is formed to a thickness of 20 to 80% of the total thickness of the high dielectric film.
상기 다른 목적을 달성하기 위하여, 본 발명에서는 반도체 기판상에 하부 전극과 상부 전극 사이에 고유전막이 개재된 커패시터를 제조하는 방법에서 상기 고유전막을 형성하기 위하여 상기 하부 전극 위에 저온 유전막을 형성하고, 상기 저온 유전막 위에 고온 유전막을 형성한다.In order to achieve the above another object, in the present invention, a low-temperature dielectric film is formed on the lower electrode to form the high dielectric film in the method of manufacturing a capacitor having a high dielectric film interposed between the lower electrode and the upper electrode on a semiconductor substrate, A high temperature dielectric film is formed on the low temperature dielectric film.
상기 저온 유전막은 450℃ 이하의 온도에서 형성되고, 상기 고온 유전막은 하부 막질이 산화되지 않는 온도 범위 내에서 480℃ 이상의 온도에서 형성된다.The low temperature dielectric film is formed at a temperature of 450 ° C. or less, and the high temperature dielectric film is formed at a temperature of 480 ° C. or more within a temperature range in which the lower film quality is not oxidized.
상기 저온 유전막 및 고온 유전막은 1개의 챔버 내에서 연속적으로 형성될 수도 있고, 저온 유전막 형성을 위한 저온 챔버와 고온 유전막 형성을 위한 고온 챔버로 구성되는 2개의 챔버를 사용하여 형성될 수도 있다.The low temperature dielectric film and the high temperature dielectric film may be continuously formed in one chamber, or may be formed using two chambers including a low temperature chamber for forming a low temperature dielectric film and a high temperature chamber for forming a high temperature dielectric film.
상기 저온 유전막 및 고온 유전막은 스퍼터링 방법 또는 CVD(Chemical Vapor Deposition) 방법으로 형성된다.The low temperature dielectric film and the high temperature dielectric film are formed by a sputtering method or a chemical vapor deposition (CVD) method.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명에서는 반도체 기판상에 콘택을 통하여 반도체 기판의 활성 영역과 연결되는 하부 전극을 형성하는 단계와, 상기 하부 전극 위에 저온 유전막과 고온 유전막이 차례로 적층된 이중 구조의 고유전막을 형성하는 단계와, 상기 고유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법을 제공한다.In addition, in order to achieve the above another object, in the present invention, forming a lower electrode connected to the active region of the semiconductor substrate through a contact on the semiconductor substrate, and a low-temperature dielectric film and a high-temperature dielectric film are sequentially stacked on the lower electrode A method of manufacturing a capacitor of a semiconductor memory device, the method comprising forming a high dielectric film having a structure and forming an upper electrode on the high dielectric film.
상기 하부 전극은 백금족 금속 또는 백금족 금속의 산화물로 이루어지는 단일층 또는 그 복합층으로 형성된다.The lower electrode is formed of a single layer or a composite layer made of a platinum group metal or an oxide of a platinum group metal.
상기 고유전막 형성 단계는 상기 하부 전극 위에 저온 유전막을 450℃ 이하의 온도에서 형성하는 단계와, 상기 저온 유전막 위에 고온 유전막을 하부 막질이 산화되지 않는 온도 범위 내에서 480℃ 이상의 온도에서 형성하는 단계를 포함한다.The forming of the high dielectric film may include forming a low temperature dielectric film on the lower electrode at a temperature of 450 ° C. or less, and forming a high temperature dielectric film on the low temperature dielectric film at a temperature of 480 ° C. or more within a temperature range in which the lower film quality is not oxidized. Include.
상기 저온 유전막이 BST막일 때 상기 저온 유전막은 400℃ 이하의 온도에서 형성된다.When the low temperature dielectric film is a BST film, the low temperature dielectric film is formed at a temperature of 400 ° C or lower.
상기 저온 유전막은 CVD 방법 또는 스퍼터링 방법에 의하여 형성된다.The low temperature dielectric film is formed by a CVD method or a sputtering method.
상기 고온 유전막은 상기 고유전막 전체 두께의 20 ∼ 80%의 두께로 형성되며, CVD 방법 또는 스퍼터링 방법에 의하여 형성된다.The high temperature dielectric film is formed to a thickness of 20 to 80% of the total thickness of the high dielectric film, it is formed by a CVD method or a sputtering method.
상기 하부 전극 형성 단계는 상기 콘택과 하부 전극 사이에 배리어층을 형성하는 단계를 포함한다. 상기 배리어층은 고융점 금속, 그 실리사이드 또는 그 질화물로 형성된다.The forming of the lower electrode includes forming a barrier layer between the contact and the lower electrode. The barrier layer is formed of a high melting point metal, silicides thereof or nitrides thereof.
상기 상부 전극은 백금족 금속 또는 그 산화물로 형성된다.The upper electrode is formed of a platinum group metal or an oxide thereof.
또한, 상기 상부 전극 형성 후에 그 결과물을 500 ∼ 800℃의 온도에서 소정 시간 동안 열처리하는 단계를 더 포함한다. 상기 열처리 단계는 산소가 1 ∼ 10% 포함된 질소 분위기하에서 행한다.The method may further include heat treating the resultant at a temperature of 500 to 800 ° C. for a predetermined time after the upper electrode is formed. The heat treatment step is carried out in a nitrogen atmosphere containing 1 to 10% oxygen.
본 발명에 의하면, 고유저막을 저온 유전막 및 고온 유전막으로 이루어지는 이중충 구조로 형성함으로써, 고유전막의 결정화를 위한 후속 열처리 공정이 필요 없고, 커패시터의 제조시에 전극과 배리어층 사이의 계면이 산소의 확산 경로로 되지 않을 뿐 만 아니라 장벽층의 산화를 효과적으로 방지할 수 있다.According to the present invention, by forming the high-low film into a double-filled structure consisting of a low temperature dielectric film and a high temperature dielectric film, a subsequent heat treatment process for crystallization of the high dielectric film is unnecessary, and the interface between the electrode and the barrier layer is characterized by Not only does it become a diffusion path, it also effectively prevents oxidation of the barrier layer.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 고유전율 커패시터를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.1 to 6 are cross-sectional views according to a process sequence to explain a method of manufacturing a high dielectric constant capacitor according to a preferred embodiment of the present invention.
도 1을 참조하면, 소자 분리막(12)에 의하여 활성 영역과 필드 영역이 한정된 반도체 기판(10)상에 트랜지스터(14) 및 비트 라인(16)을 형성하고, BC 홀(H)에 의하여 상기 반도체 기판(10)의 활성 영역을 일부 노출시키는 층간절연막(20)을 형성한다.Referring to FIG. 1, a transistor 14 and a bit line 16 are formed on a semiconductor substrate 10 in which an active region and a field region are defined by an isolation layer 12, and the semiconductor is formed by a BC hole H. An interlayer insulating film 20 is formed to partially expose the active region of the substrate 10.
도 2를 참조하면, 상기 BC 홀(H) 내부가 완전히 채워지도록 상기 결과물상에 도전 물질, 예를 들면 도핑된 폴리실리콘, 고융점 금속, 백금족 원소 또는 금속 실리사이드를 적층하여 도전층(30)을 형성한다.Referring to FIG. 2, a conductive material, for example, a doped polysilicon, a high melting point metal, a platinum group element, or a metal silicide is deposited on the resultant material so that the BC hole H is completely filled with the conductive layer 30. Form.
도 3을 참조하면, 상기 결과물을 에치백 방법 또는 CMP 방법에 의하여 평탄화하여 상기 BC 홀(H) 내부를 제외한 부분의 도전층(30)을 제거하고, 상기 BC 홀(H) 내에는 도전성 플러그(30a)를 형성한다.Referring to FIG. 3, the resultant is flattened by an etch back method or a CMP method to remove the conductive layer 30 except for the inside of the BC hole H, and a conductive plug is formed in the BC hole H. 30a).
도 4를 참조하면, 배리어 물질과 하부 전극 형성용 도전층을 차례로 적층한다.Referring to FIG. 4, the barrier material and the conductive layer for forming the lower electrode are sequentially stacked.
상기 배리어 물질로는 예를 들면 TiN, Ti, TiSix, TiSi, TiSiN, TaSiN, TaAlN, Ir, Ru, W, WN, WSi와 같은 고융점 금속, 또는 그 실리사이드 또는 그 질화물을 사용한다. 상기 배리어 물질은 스퍼터링 방법에 의하여 증착할 수 있다.As the barrier material, for example, high melting point metals such as TiN, Ti, TiSix, TiSi, TiSiN, TaSiN, TaAlN, Ir, Ru, W, WN, WSi, or silicides thereof or nitrides thereof are used. The barrier material may be deposited by a sputtering method.
상기 하부 전극 형성용 도전 물질로는 예를 들면 Pt를 포함하는 백금족 금속 또는 백금족 금속의 산화물로 이루어지는 단일층 또는 그 복합층을 사용한다. 상기 백금족 금속의 산화물로는 산화루테늄, 산화이리듐, 산화오스뮴 등을 들 수 있다. 상기 하부 전극 형성 물질로서 Pt를 증착하는 경우 Ar 분위기, 1 ∼ 10 mTorr에서 0.1 ∼ 10 W/㎠의 파워 밀도, 상온 ∼ 500℃의 기판 온도로 스퍼터링한다.As the conductive material for forming the lower electrode, a single layer or a composite layer made of, for example, a platinum group metal containing Pt or an oxide of a platinum group metal is used. Examples of the oxide of the platinum group metal include ruthenium oxide, iridium oxide, osmium oxide and the like. When Pt is deposited as the lower electrode forming material, the substrate is sputtered at an Ar atmosphere, a power density of 0.1 to 10 W / cm 2, and a substrate temperature of room temperature to 500 ° C. in 1 to 10 mTorr.
이어서, 상기 하부 전극 형성용 도전층 및 배리어 물질을 상부로부터 차례로 패터닝하여 배리어층(40)과 하부 전극(50)을 형성한다. 이 때, 패터닝시 사용되는 식각 마스크로서 포토레지스트막 또는 산화막을 사용할 수 있으며, Ar, Cl2및 O2혼합 가스 분위기에서 MERIE(Magnetron Enhanced Reactive Ion Etching) 방법에 의하여 식각한다. 이 식각 공정 후 사용된 마스크층은 통상의 방법에 의하여 제거한다.Subsequently, the conductive layer and the barrier material for forming the lower electrode are sequentially patterned from the top to form the barrier layer 40 and the lower electrode 50. In this case, a photoresist film or an oxide film may be used as an etching mask used for patterning, and may be etched by a magnetron enhanced reactive ion etching (MERIE) method in an Ar, Cl 2 and O 2 mixed gas atmosphere. The mask layer used after this etching process is removed by a conventional method.
도 5는 본 발명의 가장 특징적인 부분으로서, 상기 하부 전극(50) 위에 이중 구조를 가지는 고유전막을 형성하는 단계를 나타낸다. 본 실시예에서는 고유전막으로서 BST막을 형성하는 경우를 예로 들어 설명한다. 그러나, 유전막으로서 BST 외에 Ta2O5, SrTiO3, PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb, La)(Zr, Ti)O3, Bi4Ti3O12등과 같은 고유전 물질도 사용할 수 있음은 물론이다.FIG. 5 illustrates a step of forming a high dielectric film having a double structure on the lower electrode 50 as the most characteristic part of the present invention. In this embodiment, a case where a BST film is formed as a high dielectric film will be described as an example. However, as a dielectric film, in addition to BST, Ta 2 O 5 , SrTiO 3 , PbZrTiO 3 (PZT), SrBi 2 Ta 2 O 9 (SBT), (Pb, La) (Zr, Ti) O 3 , Bi 4 Ti 3 O 12, etc. Of course, the same high dielectric material can be used.
구체적으로 설명하면, 상기 하부 전극(50)이 형성된 결과물상에 먼저 저온 유전막(62)을 형성하고, 그 위에 다시 고온 유전막(64)을 형성한다. 이로써, 상기 저온 유전막(62) 및 고온 유전막(64)으로 구성된 이중층 구조의 고유전막이 형성된다.Specifically, the low-temperature dielectric layer 62 is first formed on the resultant product on which the lower electrode 50 is formed, and the high-temperature dielectric layer 64 is formed thereon. As a result, a high-k dielectric film having a double-layer structure including the low temperature dielectric layer 62 and the high temperature dielectric layer 64 is formed.
상기 저온 유전막(62)은 상기 배리어층(40)을 산화시키지 않을 정도로 충분히 낮은 기판 온도에서 BST를 증착함으로써 형성된다. 이와 같이 저온 증착에 의하여 형성된 저온 유전막(62)은 후속되는 고온 유전막(64) 형성을 위한 고온 증착 공정시 산소 확산을 차단할 수 있는 배리어 역할을 하게 된다. 이어지는 고온 증착 단계에서는 BST막에 충분한 결정성을 부여할 수 있을 정도로 고온에서 BST를 증착하여 상기 고온 유전막(64)을 형성한다.The low temperature dielectric film 62 is formed by depositing BST at a substrate temperature low enough to not oxidize the barrier layer 40. As such, the low temperature dielectric layer 62 formed by the low temperature deposition serves as a barrier that can block oxygen diffusion during the high temperature deposition process for forming the high temperature dielectric layer 64. In the subsequent high temperature deposition step, the BST is deposited at a high temperature to provide sufficient crystallinity to the BST film to form the high temperature dielectric film 64.
산소 확산을 차단하는 배리어 역할을 하는 상기 저온 유전막(62)의 두께는 후속의 고온 유전막(64) 형성시의 공정 온도 및 산소 분압에 따라 달라질 수 있으나, 후속 공정에서 상기 배리어층(40)의 산화에 의하여 전기적인 특성이 열화되는 결과를 초래하지 않을 정도로 충분히 산소의 확산을 억제할 수 있는 두께로 한다. 예를 들면, 유전막 전체의 두께를 500Å으로 할 경우에는 상기 저온 유전막(62)은 100 ∼ 400Å의 두께, 상기 고온 유전막(62)은 400 ∼ 100Å의 두께로 형성한다. 또는, 상기 저온 유전막(62)의 두께가 유전막 전체 두께의 20 ∼ 80%로 되도록 상기 저온 유전막(62) 및 고온 유전막(64)의 두께를 조절한다.The thickness of the low temperature dielectric layer 62 which serves as a barrier to block oxygen diffusion may vary depending on the process temperature and oxygen partial pressure when the high temperature dielectric layer 64 is formed later, but the oxidation of the barrier layer 40 in a subsequent process. It is set as the thickness which can suppress diffusion of oxygen enough so that electrical characteristic may not be degraded by this. For example, when the thickness of the entire dielectric film is 500 kPa, the low-temperature dielectric film 62 is formed to a thickness of 100 to 400 kPa, and the high-temperature dielectric film 62 is formed to a thickness of 400 to 100 kPa. Alternatively, the thicknesses of the low-temperature dielectric layer 62 and the high-temperature dielectric layer 64 are adjusted such that the low-temperature dielectric layer 62 is 20 to 80% of the total thickness of the dielectric layer.
상기 저온 증착막(62) 형성시의 공정 온도는 상기 배리어층(40)의 산화 온도에 따라 다르다.The process temperature at the time of forming the low temperature deposition film 62 depends on the oxidation temperature of the barrier layer 40.
상기 배리어층(40)을 TiN으로 형성한 경우에는, 400℃ 이하의 BST 증착 온도에서는 산화되지 않으므로, 상기 저온 유전막(62)의 증착 온도를 400℃ 이하로 한다.In the case where the barrier layer 40 is formed of TiN, since the barrier layer 40 is not oxidized at a BST deposition temperature of 400 ° C. or less, the deposition temperature of the low temperature dielectric film 62 is set to 400 ° C. or less.
상기 배리어층(40)을 TiSiN으로 형성한 경우에는, BST 증착 온도 450℃까지 BST막 형성 분위기에서 상기 배리어층(40)이 산화되지 않으므로, 상기 저온 유전막(62)의 증착 온도를 450℃ 이하로 한다.When the barrier layer 40 is formed of TiSiN, since the barrier layer 40 is not oxidized in a BST film formation atmosphere to a BST deposition temperature of 450 ° C., the deposition temperature of the low-temperature dielectric film 62 is set to 450 ° C. or less. do.
여기서, 커패시터 유전막의 유전율을 크게 하기 위하여는 상기 저온 유전막(62)의 증착 온도를 상기 배리어층(40)이 산화되지 않는 온도 범위 내에서 높게 하는 것이 유리하다.Here, in order to increase the dielectric constant of the capacitor dielectric film, it is advantageous to increase the deposition temperature of the low temperature dielectric film 62 within a temperature range in which the barrier layer 40 is not oxidized.
보통, 480℃ 이상의 증착 온도에서는 BST 박막이 페로브스카이트(perovskite) 구조를 가지는 결정질로 형성되는 것으로 알려져 있으므로, 상기 고온 유전막(64) 형성시 기판 온도를 480℃ 이상으로 하는 것이 적당하다. 상기 고온 유전막(64) 형성시의 증착 온도에 의하여 상기 고온 유전막(64) 형성시에 상기 저온 유전막(62)의 BST는 결정질로 된다. 즉, 상기 저온 유전막(62) 및 고온 유전막(64)을 결정질 구조를 가지게 된다.In general, it is known that the BST thin film is formed of a crystalline having a perovskite structure at a deposition temperature of 480 ° C. or higher. Therefore, it is appropriate to set the substrate temperature to 480 ° C. or higher when forming the high temperature dielectric film 64. The BST of the low temperature dielectric film 62 becomes crystalline when the high temperature dielectric film 64 is formed by the deposition temperature at the time of forming the high temperature dielectric film 64. That is, the low temperature dielectric layer 62 and the high temperature dielectric layer 64 have a crystalline structure.
상기 저온 유전막(62) 및 고온 유전막(64)을 형성하기 위하여, 스퍼터링 방법 또는 CVD 방법을 사용할 수 있다.In order to form the low temperature dielectric film 62 and the high temperature dielectric film 64, a sputtering method or a CVD method may be used.
스퍼터링 방법을 사용하는 경우에는 Ba : Ti : Sr = 0.5 : 0.5 : 1.0의 조성을 가지는 소결체 타겟을 사용하여 1 ∼ 10 mTorr의 압력에서 Ar 및 O2가스를 스퍼터링 가스로 하여 BST막을 저온 및 고온에서 2 단계로 증착한다.In the case of using the sputtering method, a BST film was formed at a low temperature and a high temperature by using Ar and O 2 gas as a sputtering gas at a pressure of 1 to 10 mTorr using a sintered compact having a composition of Ba: Ti: Sr = 0.5: 0.5: 1.0. Deposit in steps.
CVD 방법을 사용하는 경우에는 Ba(DPM)2, Sr(DPM)2, Ti(DPM)2를 기본으로 하는 유기 소스와 O2및 N2O를 산화 가스로 사용한 CVD 방법을 이용하여 BST막을 저온 및 고온에서 2 단계로 증착한다.In the case of using the CVD method, the BST film is cooled at a low temperature by using an organic source based on Ba (DPM) 2 , Sr (DPM) 2 , Ti (DPM) 2 , and a CVD method using O 2 and N 2 O as oxidizing gases. And deposition in two steps at high temperature.
상기 저온 유전막(62) 및 고온 유전막(64)으로 이루어지는 이중층 구조의 고유전막을 형성하는 데 있어서, 증착 장치 내에서 1개의 챔버만을 사용할 수도 있고, 2개의 챔버를 사용할 수도 있다. 이에 대하여 다음에 보다 구체적으로 설명한다.In forming the high-k dielectric film of the double-layer structure consisting of the low temperature dielectric film 62 and the high temperature dielectric film 64, only one chamber may be used or two chambers may be used in the deposition apparatus. This will be described in more detail below.
상기 저온 유전막(62)과 고온 유전막(64)을 1개의 챔버를 사용하여 연속적으로 형성하는 경우의 챔버 내에서의 온도 변화를 도 7에 나타내었다. 1매의 웨이퍼상에 상기 저온 유전막(62)과 고온 유전막(64)을 형성하는 데 소요되는 총 시간 T은 상기 저온 유전막(62) 형성을 위한 저온 증착 시간(t1), 후속의 고온 공정을 진행하기 위한 온도 상승 시간(t2), 상기 고온 유전막(64) 형성을 위한 고온 증착 시간(t3) 및 다음 웨이퍼에 대하여 다시 저온 공정을 행하기 위한 온도 상승 시간(t4)으로 구성된다. 이와 같이, 1개의 챔버를 사용하여 상기 저온 유전막(62)과 고온 유전막(64)을 형성할 때에는 기판 온도의 상승 시간 및 하강 시간이 많이 소요되므로, 기판 온도의 상승 속도가 빠른 IR 램프 히터를 사용하여 증착 공정을 진행하는 것이 바람직하다. 또한, 온도 하강 시간(t4) 동안 처리된 웨이퍼는 언로딩시키고 다음 웨이퍼를 로딩시키는 로딩/언로딩 과정이 이루어지도록 하는 것이 바람직하다.The temperature change in the chamber in the case where the low temperature dielectric film 62 and the high temperature dielectric film 64 are continuously formed by using one chamber is shown in FIG. 7. The total time T required to form the low temperature dielectric film 62 and the high temperature dielectric film 64 on one wafer is a low temperature deposition time t1 for forming the low temperature dielectric film 62 and a subsequent high temperature process. And a temperature rise time t2 for forming the high temperature dielectric film 64, a temperature deposition time t3 for forming the high temperature dielectric film 64, and a temperature rise time t4 for performing a low temperature process on the next wafer again. As described above, when the low temperature dielectric film 62 and the high temperature dielectric film 64 are formed using one chamber, since the rise time and the fall time of the substrate temperature are large, an IR lamp heater having a high rise rate of the substrate temperature is used. It is preferable to proceed with the deposition process. In addition, it is desirable to allow a loading / unloading process of unloading the wafer processed during the temperature drop time t4 and loading the next wafer.
상기 저온 유전막(62)과 고온 유전막(64)을 2개의 챔버를 사용하여 형성하는 경우에는 상기 저온 유전막(62) 형성을 위한 저온 챔버와 상기 고온 유전막(64)을 형성하기 위한 고온 챔버를 각각 별도로 사용한다. 상기 저온 챔버는 항상 400℃ 이하의 저온 증착 온도로 유지되어 있고, 상기 고온 챔버는 고온 증착에 필요한 온도인 480℃ 이상의 온도로 유지되어 있다. 따라서, 2개의 챔버를 사용하여 형성하는 경우에는 상기 저온 유전막(62) 형성 후 고온 유전막(64)을 형성하기 위하여 온도를 상승시키는 시간(t2) 및 상기 고온 유전막(64) 형성 후 다음 웨이퍼에서 저온 유전막을 형성하기 위하여 온도를 하강시키는 시간(t4)을 줄일 수 있으므로, 빠른 스루풋(throughtput)을 얻을 수 있다.When the low temperature dielectric layer 62 and the high temperature dielectric layer 64 are formed using two chambers, the low temperature chamber for forming the low temperature dielectric layer 62 and the high temperature chamber for forming the high temperature dielectric layer 64 are separately provided. use. The low temperature chamber is always maintained at a low temperature deposition temperature of 400 ° C. or lower, and the high temperature chamber is maintained at a temperature of 480 ° C. or higher, which is a temperature required for high temperature deposition. Therefore, in the case of forming using two chambers, a time t2 is raised to form a high temperature dielectric film 64 after the formation of the low temperature dielectric film 62 and a low temperature on the next wafer after the formation of the high temperature dielectric film 64. Since the time t4 for lowering the temperature to form the dielectric film can be reduced, fast throughput can be obtained.
이 방법에서는 2개의 증착 챔버가 스퍼터링 챔버 또는 CVD 챔버로 될 수 있다. 또는, 필요에 따라서 저온 증착 챔버는 스퍼터링 챔버로 하고, 고온 증착 챔버는 CVD 챔버로 구성하는 것도 가능하며, 그 역도 가능하다.In this method, two deposition chambers can be sputtering chambers or CVD chambers. Alternatively, if necessary, the low temperature deposition chamber may be a sputtering chamber, and the high temperature deposition chamber may be configured as a CVD chamber, and vice versa.
도 6을 참조하면, 상기 저온 유전막(62)과 고온 유전막(64)으로 이루어지는 이중층 구조의 고유전막 위에 상부 전극(70)을 형성한다. 상기 상부 전극(70)은 Pt, Ru, Ir 등과 같은 백금족 금속 또는 RuO2, IrO2등과 같은 백금족 금속의 산화물로 형성한다.Referring to FIG. 6, an upper electrode 70 is formed on a high-k dielectric layer having a double layer structure including the low temperature dielectric layer 62 and the high temperature dielectric layer 64. The upper electrode 70 is formed of an oxide of a platinum group metal such as Pt, Ru, Ir, or the like, or a platinum group metal such as RuO 2 , IrO 2, or the like.
상기 상부 전극(70)을 형성한 후, 상기 저온 유전막(62)과 고온 유전막(64)으로 이루어지는 이중층 구조의 고유전막과 상기 하부 전극(50) 및 상부 전극(70)과의 사이의 계면 특성을 개선하기 위하여, 산소가 약 1 ∼ 10% 포함된 질소 분위기하에서 약 500 ∼ 800℃의 온도로 약 30분 동안 열처리한다.After the upper electrode 70 is formed, an interfacial characteristic between the high-k dielectric layer of the low-temperature dielectric layer 62 and the high-temperature dielectric layer 64 and the lower electrode 50 and the upper electrode 70 is defined. In order to improve, heat treatment is performed at a temperature of about 500 to 800 ° C. for about 30 minutes in a nitrogen atmosphere containing about 1 to 10% of oxygen.
그 후, 상기 상부 전극(70) 위에 통상의 방법으로 금속 층간절연막(80)을 형성하고, 금속 배선층(90)을 형성한다.Thereafter, a metal interlayer insulating film 80 is formed on the upper electrode 70 by a conventional method, and a metal wiring layer 90 is formed.
상기한 바와 같이, 본 발명에 의하면 고유저막을 저온 유전막 및 고온 유전막으로 이루어지는 이중충 구조로 형성함으로써, 저온 증착에 의하여 저온 유전막을 형성한 후 고온에서 고온 유전막을 증착할 때 저온 유전막의 결정화가 가능하므로, 고유전막의 결정화를 위한 후속 열처리 공정이 필요 없다는 장점이 있다.As described above, according to the present invention, the low-low dielectric film is formed into a double-layer structure composed of a low temperature dielectric film and a high temperature dielectric film, thereby forming a low temperature dielectric film by low temperature deposition and then crystallizing the low temperature dielectric film when the high temperature dielectric film is deposited at a high temperature. Therefore, there is an advantage that a subsequent heat treatment process for crystallizing the high dielectric film is not necessary.
따라서, 고유전막을 유전막으로 채용하는 커패시터의 제조시에 전극과 배리어층 사이의 계면이 산소의 확산 경로로 되지 않을 뿐 만 아니라 장벽층의 산화를 효과적으로 방지할 수 있다.Therefore, not only does the interface between the electrode and the barrier layer become a diffusion path of oxygen when the capacitor employing the high dielectric film as the dielectric film, but also the oxidation of the barrier layer can be effectively prevented.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.
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