KR20050062862A - Ferroelectric capacitor in semiconductor device and fabricating method thereof - Google Patents
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Abstract
본 발명은 반도체 소자의 강유전체 캐패시터 및 그 제조방법에 관한 것으로 특히, 상/하부 전극과의 계면에는 계면특성이 우수한 SBT 계열의 강유전체막(SBT 또는 SBTN)을 형성하고, SBT 계열 막 사이에는 강유전성이 우수한 BLT 막 또는 BTO 막을 형성하여, 저온의 열이력 환경하에서도 높은 분극값을 가지며 수소에도 안정한 강유전체 캐패시터 및 그 제조방법에 관한 것이다. 이를 위한 본 발명은, 반도체 기판 상에 형성된 하부전극; 상기 하부전극 상에 형성된 SBT 계열의 제 1 강유전체막; 상기 제 1 강유전체막 상에 형성된 BTO 막; 상기 BTO 막 상에 형성된 SBT 계열의 제 2 강유전체막; 및 상기 제 2 강유전체막 상에 형성된 상부전극을 포함하여 이루어진다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric capacitor of a semiconductor device and a method of manufacturing the same. In particular, an SBT-based ferroelectric film (SBT or SBTN) is formed at an interface with an upper / lower electrode, and a ferroelectric property is formed between SBT-based films. The present invention relates to a ferroelectric capacitor having a high polarization value and stable to hydrogen even in a low temperature thermal history environment by forming an excellent BLT film or BTO film and a method of manufacturing the same. The present invention for this purpose, the lower electrode formed on a semiconductor substrate; An SBT-based first ferroelectric film formed on the lower electrode; A BTO film formed on the first ferroelectric film; A second SBT-based ferroelectric film formed on the BTO film; And an upper electrode formed on the second ferroelectric film.
Description
본 발명은 반도체 소자의 강유전체 캐패시터 및 그 제조방법에 관한 것으로, 특히 계면특성 및 강유전성을 동시에 향상시킨 반도체 소자의 강유전체 캐패시터 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric capacitor of a semiconductor device and a method of manufacturing the same, and more particularly, to a ferroelectric capacitor of a semiconductor device and a method of manufacturing the same having improved interface characteristics and ferroelectric properties.
반도체 메모리 소자에서 강유전체를 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. The use of ferroelectrics in capacitors in semiconductor memory devices has led to the development of devices capable of using a large-capacity memory while overcoming the limitation of refresh required in DRAM (Dynamic Random Access Memory) devices.
이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로, 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.Ferroelectric Random Access Memory (hereinafter referred to as 'FeRAM') using the ferroelectric is a nonvolatile memory device, which has the advantage of storing stored information even when the power is cut off. The operating speed is also comparable to DRAM, and is becoming a popular next-generation memory device.
이러한 FeRAM 소자에 적용되는 강유전체로는 페롭스카이트(Perovskite) 구조를 갖는 (Bix,La1-x)4Ti3O12 (이하 BLT), Bi 4Ti3O12 (이하 BTO), SrBi2Ta2O9 (이하 SBT), SrBi2(Ta, Nb)O9)(이하 SBTN), BaxSr(1-x)TiO3 (이하, BST), Pb(Zr,Ti)O3 (이하 PZT) 와 같은 강유전체가 주로 사용된다.Ferroelectrics applied to such FeRAM devices include (Bi x , La 1-x ) 4 Ti 3 O 12 (hereinafter BLT), Bi 4 Ti 3 O 12 (hereinafter BTO) and SrBi 2 having a perovskite structure. Ta 2 O 9 (hereinafter SBT), SrBi 2 (Ta, Nb) O 9 (hereinafter SBTN), Ba x Sr (1-x) TiO 3 (hereinafter BST), Pb (Zr, Ti) O 3 (below Ferroelectrics such as PZT) are mainly used.
이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정한 잔류분극(Remnant polarization) 상태를 갖고 있어, 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. Such ferroelectrics have hundreds to thousands of dielectric constants at room temperature and have two stable Remnant polarization states, which are thinned to realize applications as nonvolatile memory devices.
강유전체를 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.Non-volatile memory devices using ferroelectrics adjust the direction of polarization in the direction of the electric field to store the digital signals '1' and '0' by the direction of residual polarization remaining when the signal is removed. Hysteresis characteristics are used.
전술한 강유전체 박막 중에서 SBT 막 또는 SBTN 막은 메모리 소자에 적용할 경우, 높은 열적 평형성을 필요로 하며, 또한 수소 분위기의 후속공정에서 유발되는 수소(hydrogen)에 의해 쉽게 열화되어 분극 값이 감소하는 단점이 있다. Among the above-described ferroelectric thin films, the SBT film or the SBTN film requires high thermal equilibrium when applied to a memory device, and is also easily deteriorated by hydrogen generated in a subsequent process of a hydrogen atmosphere, thereby reducing the polarization value. have.
반면에, BLT 막 또는 BTO 막은 우수한 분극특성을 가지고 있으며, 수소 분위기의 후속공정에서 유발되는 수소(hydrogen)에 의해 쉽게 열화되지 않기 때문에 안정한 특성을 가지고 있으나, 상부전극 또는 하부전극과의 계면특성이 우수하지 않아 메모리 소자의 신뢰성을 저하시키는 단점이 있었다. On the other hand, the BLT film or the BTO film has excellent polarization properties and is stable because it is not easily deteriorated by hydrogen generated in a subsequent process of a hydrogen atmosphere, but the interface property with the upper electrode or the lower electrode is poor. There is a disadvantage in that the reliability of the memory device is not excellent.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 계면특성과 강유전성을 동시에 확보한 강유전체 캐패시터 및 그 제조방법을 제공함을 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a ferroelectric capacitor and a method of manufacturing the same, which secure both interface characteristics and ferroelectricity.
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 하부전극; 상기 하부전극 상에 형성된 SBT 계열의 제 1 강유전체막; 상기 제 1 강유전체막 상에 형성된 BTO 막; 상기 BTO 막 상에 형성된 SBT 계열의 제 2 강유전체막; 및 상기 제 2 강유전체막 상에 형성된 상부전극을 포함하여 이루어진다.The present invention for achieving the above object, a lower electrode formed on a semiconductor substrate; An SBT-based first ferroelectric film formed on the lower electrode; A BTO film formed on the first ferroelectric film; A second SBT-based ferroelectric film formed on the BTO film; And an upper electrode formed on the second ferroelectric film.
또한. 본 발명은, 반도체 기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 SBT 계열의 제 1 강유전체막을 형성하는 단계; 상기 제 1 강유전체막 상에 BTO 막을 형성하는 단계; 상기 BTO 막 상에 SBT 계열의 제 2 강유전체막을 형성하는 단계; 및 상기 제 2 강유전체막 상에 상부전극을 형성하는 단계를 포함하여 이루어진다. Also. The present invention includes forming a lower electrode on a semiconductor substrate; Forming an SBT-based first ferroelectric film on the lower electrode; Forming a BTO film on the first ferroelectric film; Forming an SBT-based second ferroelectric film on the BTO film; And forming an upper electrode on the second ferroelectric film.
본 발명에서는 계면특성이 우수한 SBT 계열의 강유전체막을 상/하부 전극과의 계면에 배치하고, 상기 SBT 계열의 막 사이에는 강유전성이 우수한 BLT 막 또는 BTO 막을 배치함으로써 계면특성과 강유전성을 동시에 확보하였다. In the present invention, an SBT-based ferroelectric film having excellent interfacial properties is disposed at an interface with the upper and lower electrodes, and a BLT film or a BTO film having excellent ferroelectricity is disposed between the SBT-based films to secure both interfacial properties and ferroelectric properties.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도1a 내지 도1i는 본 발명의 일실시예에 따른 강유전체 캐패시터 제조공정을 도시한 도면으로, 이를 참조하여 설명한다.1A to 1I illustrate a ferroelectric capacitor manufacturing process according to an embodiment of the present invention, which will be described with reference to the drawings.
먼저, 도1a 내지 도1b에 도시된 바와같이 반도체 기판(10) 상의 일정영역에 활성영역과 필드영역을 정의하기 위한 소자분리막(11)을 형성한 후, 기판(10) 상의 일정영역에 스페이서(13)를 구비한 게이트 전극(12)을 형성한다.First, as shown in FIGS. 1A to 1B, an isolation layer 11 for defining an active region and a field region is formed in a predetermined region on the semiconductor substrate 10, and then a spacer ( A gate electrode 12 having 13 is formed.
다음으로 게이트 전극(12)을 포함하는 반도체 기판(10) 상에 제 1 층간절연막(14)을 형성하고, 상기 제 1 층간절연막(14)을 관통하여 반도체 기판(10)과 접속되는 비트라인(15)을 형성한다. Next, a first interlayer insulating film 14 is formed on the semiconductor substrate 10 including the gate electrode 12, and the bit line is connected to the semiconductor substrate 10 through the first interlayer insulating film 14. 15).
다음으로 비트라인(15)을 포함하는 제 1 층간절연막(14) 상에 제 2 층간절연막(16)을 증착한 후, 제 1 층간절연막(14) 및 제 2 층간절연막(16)을 관통하여 반도체 기판(10)을 노출시키는 플러그(plug) 콘택홀을 형성한다.Next, after the second interlayer insulating film 16 is deposited on the first interlayer insulating film 14 including the bit line 15, the semiconductor layer penetrates through the first interlayer insulating film 14 and the second interlayer insulating film 16. A plug contact hole for exposing the substrate 10 is formed.
이어서, 플러그 콘택홀을 매립하는 플러그용 전도물질(17)을 제 2 층간절연막(16) 상에 증착한다. 플러그용 전도물질(17)로는 폴리실리콘, 텅스텐, 티타늄 등이 사용될 수 있다.Subsequently, a plug conductive material 17 filling the plug contact hole is deposited on the second interlayer insulating film 16. As the plug conductive material 17, polysilicon, tungsten, titanium, or the like may be used.
다음으로 증착된 플러그용 전도물질(17)에 대해 화학기계연마(Chemical Mechanical Polishing : CMP) 또는 에치벡 공정을 수행하여 표면을 평탄화함과 동시에 플러그용 전도물질(17)을 플러그 콘택홀 내부로 일정깊이 리세스(recess) 시킨다.Next, the surface of the plug is flattened by a chemical mechanical polishing (CMP) or etchbeck process on the deposited plug conductive material 17, and the plug conductive material 17 is fixed into the plug contact hole. Recess deeply.
이어서, 리세스된 플러그용 전도물질(17) 상부에 배리어 메탈(18)을 증착한다. 배리어 메탈(18)은 후속 고온 열공정에서 산화소스(oxidant source)가 침투하여 플러그(17)를 산화시키는 것을 방지하기 위한 것으로, 본 발명의 일실시예에서는 티타늄 질화막(TiN)을 배리어 메탈로 사용하였다.Subsequently, a barrier metal 18 is deposited on the recessed plug conductive material 17. The barrier metal 18 is to prevent the oxidant source from penetrating and oxidizing the plug 17 in a subsequent high temperature thermal process. In one embodiment of the present invention, a titanium nitride film (TiN) is used as the barrier metal. It was.
또한, 티타늄 질화막을 증착하기 전에 티타늄실리사이드(미도시)를 추가로 형성하는 공정이 적용될 수 도 있다. 이때, 티타늄실리사이드는 티타늄 증착 및 열처리를 통해 형성되며, 열처리후 미반응 티타늄을 제거하기 위한 식각공정이 이루어진다. 이와같이 배리어 메탈(18)까지 형성된 모습이 도1b에 도시되어 있다. In addition, a process of additionally forming titanium silicide (not shown) may be applied before depositing the titanium nitride film. In this case, the titanium silicide is formed through titanium deposition and heat treatment, and an etching process is performed to remove unreacted titanium after heat treatment. Thus formed barrier metal 18 is shown in Figure 1b.
다음으로 도1c에 도시된 바와같이 하부전극 형성공정이 진행되는데, 본 발명의 일실시예에서는 백금막(21)/이리듐산화막(20)/이리듐막(19)이 적층된 구조의 하부전극(22)을 사용하였다.Next, as shown in FIG. 1C, a lower electrode forming process is performed. In an embodiment of the present invention, the lower electrode 22 having a structure in which the platinum film 21, the iridium oxide film 20, and the iridium film 19 are stacked is stacked. ) Was used.
이와같이 백금막(Pt)/이리듐산화막(IrOx)/이리듐막(Ir) 의 적층구조가 캐패시터의 하부전극이 적용되고 있는 바, 이는 누설전류를 감소시키고 산소 또는 수소의 확산을 방지하며 상/하부 층간의 물질의 상호확산을 막기 위해서이다.As described above, the lower electrode of the capacitor is applied to the stacked structure of platinum film (Pt) / iridium oxide film (IrOx) / iridium film (Ir), which reduces leakage current, prevents diffusion of oxygen or hydrogen, and prevents the upper and lower interlayers. This is to prevent the interdiffusion of materials.
이와같은 Pt/IrOx/Ir 적층구조에서, 제일 하부에 위치한 이리듐막(19)은 산소의 확산을 방지하는 역할을 하며, 이리듐산화막(20)은 백금막(21)과 이리듐막(19) 사이에 위치하여 물질의 상호 확산을 억제하는 확산방지막(Diffusion Barrier)의 역할을 한다.In such a Pt / IrO x / Ir stacked structure, the lowermost iridium film 19 serves to prevent diffusion of oxygen, and the iridium oxide film 20 is interposed between the platinum film 21 and the iridium film 19. Located in the role of Diffusion Barrier to suppress the interdiffusion of the material.
그런데, 하부전극(22)으로 사용된 상기 적층구조에서, 가장 밑에 위치하는 이리듐막(Ir)(19)은 그 하부의 제 2 층간절연막(16)과의 접착력이 취약하다. 따라서, Al2O3 등으로 이루어진 접착층을 이리듐막(19)과 제 2 층간절연막(16) 사이의 계면에 형성할 수도 있다.However, in the laminated structure used as the lower electrode 22, the iridium film Ir 19 located at the bottom thereof has a weak adhesive force with the second interlayer insulating film 16 thereunder. Therefore, an adhesive layer made of Al 2 O 3 or the like may be formed at the interface between the iridium film 19 and the second interlayer insulating film 16.
본 발명의 일실시예에서는 하부전극(22)으로 Pt/IrOx/Ir 이 적층된 구조를 사용하였으나, 이외에도 Pt, Ir, IrOx, Ru, RuOx, RuTiN, W, TiN, WN 등을 사용할 수도 있으며, 하부전극(22)의 두께는 100 ∼ 5000Å 인 것이 바람직하다.In an embodiment of the present invention, a structure in which Pt / IrO x / Ir is stacked as the lower electrode 22 is used. In addition, Pt, Ir, IrOx, Ru, RuOx, RuTiN, W, TiN, and WN may be used. The thickness of the lower electrode 22 is preferably 100 to 5000 kPa.
다음으로 도1d에 도시된 바와같이, Pt/IrOx/Ir 적층구조의 하부전극(22) 상에 티타늄질화막 등의 하드마스크(미도시)를 형성하고, 하드마스크를 이용하여 하부전극(22)을 분리 식각하여 한 비트(bit)씩 격리시킨다.Next, as shown in FIG. 1D, a hard mask (not shown) such as a titanium nitride film is formed on the lower electrode 22 of the Pt / IrOx / Ir stacked structure, and the lower electrode 22 is formed using a hard mask. Separate etch to isolate bit by bit.
다음으로, 도1e 내지 도1f에 도시된 바와같이 격리된 하부전극(22)을 포함하는 제 2 층간절연막(16) 상에 제 3 층간절연막(23)을 증착하고 표면을 평탄화하여 하부전극(22)의 표면을 노출시킨다.Next, a third interlayer insulating film 23 is deposited on the second interlayer insulating film 16 including the lower electrodes 22 isolated as shown in FIGS. 1E to 1F, and the surface is planarized to lower the electrode 22. ) Surface.
다음으로 도1g에 도시된 바와같이 하부전극(22) 및 제 3 층간절연막(23) 상에 계면특성이 우수한 SBT 계열의 강유전체막(24)을 증착한다. 본 발명에서는 SBT 계열의 강유전체막으로 SBT 막, SBTN 막을 사용하였다.Next, as shown in FIG. 1G, an SBT-based ferroelectric film 24 having excellent interface characteristics is deposited on the lower electrode 22 and the third interlayer insulating film 23. In the present invention, an SBT film and an SBTN film are used as the SBT-based ferroelectric film.
다음으로 도1h에 도시된 바와같이 SBT 계열의 강유전체막(24) 상에 강유전성이 우수한 BLT 막(25) 또는 BTO 막(25)을 형성하여 주었으며, 다시 그 상부에 계면특성이 우수한 SBT 계열의 강유전체막(26)을 형성하여 주었다. Next, as shown in FIG. 1H, the BLT film 25 or the BTO film 25 having excellent ferroelectricity was formed on the SBT-based ferroelectric film 24, and the SBT-based ferroelectric having excellent interfacial properties thereon. A film 26 was formed.
이와같이, 본 발명에서는 전극과의 계면에서는 계면특성이 우수한 SBT 계열의 강유전체막(SBT 또는 SBTN)을 형성하여 주었으며, 상기 SBT 계열의 강유전체막 사이에는 강유전성이 우수한 BLT 막 또는 BTO 막을 형성하여 줌으로써, 우수한 계면특성과 우수한 강유전성을 동시에 확보할 수 있었다.As described above, in the present invention, an SBT-based ferroelectric film (SBT or SBTN) is formed at the interface with the electrode, and a BLT film or BTO film with excellent ferroelectricity is formed between the SBT-based ferroelectric films, The interfacial properties and excellent ferroelectricity could be secured simultaneously.
이때, 전술한 강유전체막들은 다양한 방법을 이용하여 증착된다. In this case, the above-described ferroelectric films are deposited using various methods.
먼저, SBT 계열의 강유전체막(24, 26)과 BLT 막(25) 또는 BTO 막(25)은 5 ∼ 2000Å 의 두께를 갖게 증착되며, 증착방법으로는 spin-on 법, LSMCD(Liquid Source Mist Chemical Deposition)법, CVD(Chemical Vapor Deposition)법, ALD(Atomic Layer Deposition)법 등이 이용될 수 있다.First, the SBT-based ferroelectric films 24 and 26 and the BLT film 25 or the BTO film 25 are deposited to have a thickness of 5 to 2000 GPa, and the deposition methods are spin-on method and liquid source mist chemical (LSMCD). Deposition (CVD), chemical vapor deposition (CVD), atomic layer deposition (ALD), and the like can be used.
그리고, 계면특성 향상을 위한 SBT 계열의 강유전체막(24, 26)은, 우수한 계면특성 확보를 위하여 비정질 상태로 증착될 수 도 있으며, 우수한 강유전성 확보를 위한 BLT 막(25) 또는 BTO 막(25)은 완전 결정화된 상태로 증착될 수 도 있다. In addition, the SBT-based ferroelectric films 24 and 26 for improving interfacial properties may be deposited in an amorphous state to secure excellent interfacial properties, and the BLT film 25 or BTO film 25 for securing excellent ferroelectric properties. May be deposited in a fully crystallized state.
전술한 강유전체막들을 ALD 법으로 증착할 경우, 증착온도는 25 ∼ 700℃ 의 범위를 갖으며, ALD 법에 사용되는 반응가스로는 O2, N2O, N2, H 2O, H2O2, Ar, Ne 등이 사용될 수 있다.When the above-described ferroelectric films are deposited by the ALD method, the deposition temperature is in the range of 25 to 700 ° C., and the reaction gas used in the ALD method is O 2 , N 2 O, N 2 , H 2 O, H 2 O 2 , Ar, Ne and the like can be used.
전술한 강유전체막들을 CVD 법으로 증착할 경우, 증착온도는 200 ∼ 700℃ 의 범위를 갖으며, CVD 법에 사용되는 반응가스로는 O2, N2O, N2, H 2O, H2O2, Ar, Ne 등이 사용될 수 있다.When the above-described ferroelectric films are deposited by CVD, the deposition temperature is in the range of 200 to 700 ° C., and the reaction gases used in the CVD method include O 2 , N 2 O, N 2 , H 2 O, and H 2 O. 2 , Ar, Ne and the like can be used.
그리고, CVD 공정의 반응온도를 낮추기 위하여 플라즈마 활성화 에너지를 이용할 수도 있으며, 이때의 플라즈마 파워는 5 ∼ 2000 Watt 로 하며, 플라즈마 소스로는 O2, N2O, N2, H2O, H2O2, Ar, Ne 등이 사용될 수 있다.In addition, plasma activation energy may be used to lower the reaction temperature of the CVD process, and the plasma power may be 5 to 2000 Watts, and the plasma source may be O 2 , N 2 O, N 2 , H 2 O, or H 2. O 2 , Ar, Ne and the like can be used.
전술한 강유전체막들을 PVD 법으로 증착할 경우, 증착온도는 200 ∼ 700℃ 의 범위를 갖으며, PVD 법에 사용되는 반응가스로는 O2, N2O, N2, H 2O, H2O2, Ar, Ne 등이 사용되며, 반응소스원으로는 RF-Plasma 가 사용된다.When the above-described ferroelectric films are deposited by the PVD method, the deposition temperature is in the range of 200 to 700 ° C., and the reaction gas used in the PVD method is O 2 , N 2 O, N 2 , H 2 O, H 2 O 2 , Ar, Ne, etc. are used, and RF-Plasma is used as a reaction source.
전술한 강유전체막들을 Spin-On 법으로 증착할 경우, 반응소스로는 O2, N2O, N2, H2O, H2O2, Ar, Ne 등이 사용된다.When the above-described ferroelectric films are deposited by the spin-on method, as a reaction source, O 2 , N 2 O, N 2 , H 2 O, H 2 O 2 , Ar, Ne, and the like are used.
전술한 Spin-On 법을 이용하여 강유전체막들을 형성한 이후에, 페롭스카이트 핵 성장방법으로, 급속열처리를 적용할 수 있으며, 이때의 Thermal Ramp-Up 속도는 80 ∼ 250℃/sec 의 범위를 가지며, 급속열처리는 400 ∼ 900℃ 의 온도에서 수행된다. 또한, 급속열처리시 열처리 반응가스는 O2, N2O, N2, H2 O, H2O2, Ar, Ne 등이 사용된다.After the ferroelectric films are formed using the spin-on method described above, rapid thermal treatment may be applied using a perovskite nucleus growth method, and the thermal ramp-up rate at this time is in the range of 80 to 250 ° C / sec. Rapid heat treatment is carried out at a temperature of 400 ~ 900 ℃. In addition, as the heat treatment reaction gas during rapid heat treatment, O 2 , N 2 O, N 2 , H 2 O, H 2 O 2 , Ar, Ne, and the like are used.
또한, 전술한 Spin-On 법을 이용하여 강유전체막들을 형성한 이후에 수행되는 핵 생성 및 핵 성장공정으로, 2 단계 급속열처리를 이용할 수도 있으며, 이때, 첫번째 급속열처리는 300 ∼ 500℃ 에서 진행되며, 두번째 급속열처리는 500 ∼ 800℃에서 진행된다. In addition, as a nucleation and nuclear growth process performed after the ferroelectric films are formed using the aforementioned spin-on method, a two-step rapid heat treatment may be used, wherein the first rapid heat treatment is performed at 300 to 500 ° C. The second rapid heat treatment is performed at 500 to 800 ° C.
이와같이 강유전체막들을 증착한 이후에 도1i에 도시된 바와같이 SBT 계열의 강유전체막(26) 상에 상부전극(27)을 형성한다. 상부전극(27)으로 Pt, Ir, Ru, IrOx, RuOx 등이 사용될 수 있다. After depositing the ferroelectric films in this manner, the upper electrode 27 is formed on the SBT-based ferroelectric film 26 as shown in FIG. 1I. Pt, Ir, Ru, IrOx, RuOx, etc. may be used as the upper electrode 27.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
본 발명을 적용하게 되면, 고집적 메모리 소자에서 우수한 계면특성 및 우수한 강유전성을 동시에 확보할 수 있어 소자의 신뢰성이 높은 안정한 강유전체 캐패시터를 얻을 수 있다. According to the present invention, excellent interfacial properties and excellent ferroelectric properties can be secured at the same time in a highly integrated memory device, thereby obtaining a stable ferroelectric capacitor having high reliability.
도1a 내지 도1i는 본 발명의 일실시예에 따른 캐패시터 제조공정을 도시한 공정단면도, 1A to 1I are cross-sectional views illustrating a capacitor manufacturing process according to an embodiment of the present invention;
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 기판 11 : 소자분리막10 substrate 11 device isolation film
12 : 게이트 전극 13 : 스페이서12 gate electrode 13 spacer
14 : 제 1 층간절연막 15 : 비트라인14: first interlayer insulating film 15: bit line
16 : 제 2 층간절연막 17 : 플러그용 전도물질16: second interlayer insulating film 17: conductive material for plug
18 : 배리어막 19 : 이리듐막18 barrier film 19 iridium film
20 : 이리듐 산화막 21 : 백금막20: iridium oxide film 21: platinum film
22 : 하부전극 23 : 제 3 층간절연막22: lower electrode 23: third interlayer insulating film
24 : SBT 계열의 강유전체막 25 : BLT 막 또는 BTO 막24: SBT series ferroelectric film 25: BLT film or BTO film
26 : SBT 계열의 강유전체막 27 : 상부전극 26: SBT series ferroelectric film 27: upper electrode
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180116787A (en) | 2017-04-17 | 2018-10-26 | 이기봉 | A large-scale preparation of antimicrobial silver-hydroxy apatite complex powder having a controlled mean particle size and its distribution around a micron size |
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