KR100517907B1 - Fabricating method of ferroelectric capacitor in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 강유전체 캐패시터의 제조방법에 관한 것으로 특히, 산소, 질소, 아르곤 등을 이용한 이온주입법을 이용하여 강유전체 박막의 밀도 결함의 농도, 결함의 종류, 결함의 분포 등을 조절하여 c축 배향의 결정립 성장을 억제하여 특성을 향상시킨 발명이다. 이를 위한 본 발명은, 강유전체 캐패시터의 제조방법에 있어서, 반도체 기판 상에 하부전극을 형성하는 단계; 상기 하부전극상에 BLT 막을 형성하되, 완전 결정화가 되지 않은 상태로 BLT 막을 형성하는 단계; 상기 BLT 막내의 결정립의 결정방위를 a축 또는 b축으로 유도하기 위해 산소, 질소, 아르곤 중 적어도 어느 하나를 이용하여 상기 BLT 막에 대한 이온주입 공정을 진행하는 단계; 상기 BLT 막 상에 상부전극을 형성하는 단계; 및 하나의 마스크를 이용하여 상기 상부전극, BLT 막 및 하부전극을 한번에 패터닝하는 단계를 포함하여 이루어진다.The present invention relates to a method of manufacturing a ferroelectric capacitor of a semiconductor device, in particular, by adjusting the density of defects, types of defects, distribution of defects, etc. of the ferroelectric thin film using an ion implantation method using oxygen, nitrogen, argon, etc. It is the invention which improved the characteristic by suppressing grain growth of an orientation. According to the present invention, there is provided a method of manufacturing a ferroelectric capacitor, comprising: forming a lower electrode on a semiconductor substrate; Forming a BLT film on the lower electrode, but not forming a BLT film; Performing an ion implantation process on the BLT film using at least one of oxygen, nitrogen, and argon to guide the crystal orientation of the grains in the BLT film to the a-axis or the b-axis; Forming an upper electrode on the BLT film; And patterning the upper electrode, the BLT film, and the lower electrode at one time using one mask.
Description
본 발명은 반도체 소자의 강유전체 캐패시터 제조방법에 관한 것으로 특히, 강유전체막에 대한 이온주입공정을 통해 강유전체막의 밀도, 결함의 농도, 결함의 분포 등을 변화시켜 c축 배향을 갖는 결정립의 성장을 억제함으로써 강유전체 박막의 전기적 특성을 향상시킨 발명이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a ferroelectric capacitor of a semiconductor device. In particular, by suppressing the growth of crystal grains having a c-axis orientation by changing the density, defect concentration, and defect distribution of the ferroelectric film through an ion implantation process into the ferroelectric film. The invention improves the electrical characteristics of a ferroelectric thin film.
반도체 메모리 소자에서 강유전체를 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. The use of ferroelectrics in capacitors in semiconductor memory devices has led to the development of devices capable of using a large-capacity memory while overcoming the limitation of refresh required in DRAM (Dynamic Random Access Memory) devices.
이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로, 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.Ferroelectric Random Access Memory (hereinafter referred to as 'FeRAM') using the ferroelectric is a nonvolatile memory device, which has the advantage of storing stored information even when the power is cut off. The operating speed is also comparable to DRAM, and is becoming a popular next-generation memory device.
이러한 FeRAM 소자에 적용되는 강유전체로는 페롭스카이트(Perovskite) 구조를 갖는 (Bix,La1-x)4Ti3O12 (이하 BLT), Bi 4Ti3O12 (이하 BTO), SrBi2Ta2O9 (이하 SBT), SrBi2(Ta, Nb)O9)(이하 SBTN), BaxSr(1-x)TiO3 (이하, BST), Pb(Zr,Ti)O3 (이하 PZT) 와 같은 강유전체가 주로 사용된다.Ferroelectrics applied to such FeRAM devices include (Bi x , La 1-x ) 4 Ti 3 O 12 (hereinafter BLT), Bi 4 Ti 3 O 12 (hereinafter BTO) and SrBi 2 having a perovskite structure. Ta 2 O 9 (hereinafter SBT), SrBi 2 (Ta, Nb) O 9 (hereinafter SBTN), Ba x Sr (1-x) TiO 3 (hereinafter BST), Pb (Zr, Ti) O 3 (below Ferroelectrics such as PZT) are mainly used.
이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정한 잔류분극(Remnant polarization) 상태를 갖고 있어, 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. Such ferroelectrics have hundreds to thousands of dielectric constants at room temperature and have two stable Remnant polarization states, which are thinned to realize applications as nonvolatile memory devices.
강유전체를 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.Non-volatile memory devices using ferroelectrics adjust the direction of polarization in the direction of the electric field to store the digital signals '1' and '0' by the direction of residual polarization remaining when the signal is removed. Hysteresis characteristics are used.
최근에는 이러한 강유전체를 이용한 메모리 소자 중에서, 쓰기(wright) 및 읽기(read) 동작에 대한 내구성이 1012 싸이클 정도로 뛰어난 고밀도 소자를 제조하기 위해, 기존에 많이 사용되었던 PZT 막 대신에 SBT 막 또는 BLT 막과 같이 Bi-layered 페로브스카이트 구조를 갖는 강유전체 박막이 많이 사용되고 있다.From the memory device using such ferroelectric Recently, a letter (wright) and read (read) to the durability of the operation 1012 to produce a superior high-density devices, so the cycle, in place of the PZT film that has been used much in traditional SBT film or a BLT film As described above, ferroelectric thin films having Bi-layered perovskite structures are frequently used.
하지만, 이와같이 Bi-layered 페로브스카이트 구조를 갖는 강유전체 박막은 결정방위에 따라 그 강유전 특성이 많은 차이를 보이는 결정 이방성을 갖고 있다.However, the ferroelectric thin film having the Bi-layered perovskite structure has crystal anisotropy, which shows a large difference in ferroelectric properties depending on the crystal orientation.
즉, BLT 박막을 예로 들 경우, a축 또는 b축으로 배향된 BLT 박막의 잔류분극(Pr) 값은 30μC /cm2 이상일 정도로 우수한 특성을 보이는 반면, c축으로 배향된 BLT 박막의 잔류분극(Pr) 값은 3 ∼ 4 μC /cm2 정도에 불과하다.That is, in the case of the BLT thin film as an example, the residual polarization (Pr) value of the BLT thin film oriented in the a-axis or the b-axis shows excellent characteristics such as 30 μC / cm 2 or more, while the residual polarization of the BLT thin film oriented in the c-axis ( The Pr) value is only about 3 to 4 μC / cm 2 .
이와같이 배향에 따라 잔류분극 특성에서 심한 편차를 보이는 결정 이방성 때문에, 강유전체막을 성장시킬 때, c축 배향을 갖는 결정립의 성장은 의도적으로 억제시키면서 a축 또는 b축 배향을 가지도록 결정성장을 유도해야만 하는 어려움이 있었다. Because of this crystal anisotropy, which shows a severe variation in the residual polarization characteristics according to the orientation, when growing the ferroelectric film, crystal growth must be induced to have a-axis or b-axis orientation while intentionally suppressing the growth of grains having a c-axis orientation. There was a difficulty.
하지만, 아직까지는 결정성장 방향을 원하는 대로 조정할 수 있는 이렇다 할 방법은 없는 실정이며 따라서, 전술한 결정 이방성 문제는 캐패시터의 사이즈가 감소하여 하나의 캐패시터 면적에 들어가는 강유전체 박막의 결정립 갯수가 감소함에 따라 더욱 심각한 문제로 대두될 것이다.However, there is no way to adjust the direction of crystal growth as desired. Thus, the aforementioned crystal anisotropy problem is further reduced as the size of the capacitor decreases and the number of grains of the ferroelectric thin film falling into one capacitor area decreases. It will be a serious problem.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 강유전체 박막에 대한 이온주입 공정을 적용하여 c축으로 배향된 결정입자의 생성을 억제하여 강유전체의 전기적인 특성을 향상시킨 강유전체 캐패시터 제조방법을 제공함을 그 목적으로 한다. The present invention is to solve the above-described problems, to provide a ferroelectric capacitor manufacturing method that improves the electrical properties of the ferroelectric by applying the ion implantation process to the ferroelectric thin film to suppress the production of crystal grains oriented in the c-axis. For that purpose.
상기한 목적을 달성하기 위한 본 발명은, 강유전체 캐패시터의 제조방법에 있어서, 반도체 기판 상에 하부전극을 형성하는 단계; 상기 하부전극상에 BLT 막을 형성하되, 완전 결정화가 되지 않은 상태로 BLT 막을 형성하는 단계; 상기 BLT 막내의 결정립의 결정방위를 a축 또는 b축으로 유도하기 위해 산소, 질소, 아르곤 중 적어도 어느 하나를 이용하여 상기 BLT 막에 대한 이온주입 공정을 진행하는 단계; 상기 BLT 막 상에 상부전극을 형성하는 단계; 및 하나의 마스크를 이용하여 상기 상부전극, BLT 막 및 하부전극을 한번에 패터닝하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of manufacturing a ferroelectric capacitor, comprising: forming a lower electrode on a semiconductor substrate; Forming a BLT film on the lower electrode, but not forming a BLT film; Performing an ion implantation process on the BLT film using at least one of oxygen, nitrogen, and argon to guide the crystal orientation of the grains in the BLT film to the a-axis or the b-axis; Forming an upper electrode on the BLT film; And patterning the upper electrode, the BLT film, and the lower electrode at one time using one mask.
본 발명에서는 전술한 종래의 문제점을 해결하기 위하여 다음과 같은 기술을 적용하였다. SBT 또는 BLT 와 같이 Bi-layered 페로브스카이트 구조를 갖는 강유전체 박막에 대해 적절한 공정조건 하에서 산소, 질소, 아르곤 등의 이온주입법(ion implantation)을 적용하여 강유전체 박막의 밀도, 결함의 농도, 결함의 종류, 결함의 분포 등을 조절하여 후속 결정화 어닐 공정에서 c축 배향된 결정립의 성장을 억제하여 주었다.In the present invention, the following technique is applied to solve the above-mentioned conventional problems. For ferroelectric thin films with bi-layered perovskite structures such as SBT or BLT, ion implantation of oxygen, nitrogen, argon, etc. is applied under appropriate process conditions to determine the density, defect concentration, and defects of ferroelectric thin films. The type, distribution of defects, etc. were adjusted to inhibit the growth of c-axis oriented grains in the subsequent crystallization annealing process.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도1a 내지 도1d는 본 발명의 일실시예에 따른 강유전체 캐패시터 제조공정을 도시한 도면으로, 이를 참조하여 설명한다.1A to 1D illustrate a ferroelectric capacitor manufacturing process according to an embodiment of the present invention, which will be described with reference to the drawings.
먼저, 도1a에 도시된 바와같이, 반도체 기판(10) 상에 활성영역과 필드영역을 정의하는 소자분리막(11)을 형성한다. 소자분리막으로는 트렌치 소자분리막 또는 열산화막 등이 사용될 수 있다.First, as shown in FIG. 1A, an isolation layer 11 defining an active region and a field region is formed on the semiconductor substrate 10. As the device isolation film, a trench device isolation film or a thermal oxide film may be used.
이어서, 반도체 기판(10) 상에 게이트 산화막(12)을 그 하부에 구비한 게이트 전극(13)을 형성한 다음, 게이트 전극의 측면에 소스/드레인 영역(14)을 형성한다.Subsequently, a gate electrode 13 having a gate oxide film 12 below is formed on the semiconductor substrate 10, and then a source / drain region 14 is formed on the side of the gate electrode.
이어서, 전체 구조 상에 제 1 층간절연막(15)을 형성한 다음, 제 1 층간절연막()을 관통하여 소스/드레인 영역(14)과 접속하는 비트라인 콘택(16)을 형성한다. 이어서, 제 1 층간절연막(15) 상에 비트라인 콘택(16)과 접속되는 비트라인(17)을 형성한다. Subsequently, a first interlayer insulating film 15 is formed over the entire structure, and then a bit line contact 16 is formed through the first interlayer insulating film 15 to be connected to the source / drain region 14. Subsequently, a bit line 17 connected to the bit line contact 16 is formed on the first interlayer insulating film 15.
이어서, 비트라인(17)을 덮는 제 2 층간절연막(18)을 제 1 층간절연막(15) 상에 형성하고, 제 2 층간절연막(18) 및 제 1 층간절연막(15)을 선택적으로 제거하여 반도체 기판(10)이 노출되는 스토리지 노드 콘택홀(storage node contact hole)을 형성한다. 이때, 노출되는 반도체 기판은 소스/드레인 영역이 된다.Subsequently, a second interlayer insulating film 18 covering the bit line 17 is formed on the first interlayer insulating film 15, and the second interlayer insulating film 18 and the first interlayer insulating film 15 are selectively removed to form a semiconductor. A storage node contact hole through which the substrate 10 is exposed is formed. At this time, the exposed semiconductor substrate becomes a source / drain region.
다음으로 노출된 스토리지 노드 콘택홀을 포함하는 제 2 층간절연막()18 상에 도핑된 폴리실리콘 또는 텅스텐(W) 등의 플러그용 전도물질을 증착하여 스토리지 노드 콘택홀을 플러그용 전도물질(19)로 매립힌다. 도1a에는 텅스텐을 플러그로 사용하는 경우를 도시하였다.Next, a plug conductive material such as polysilicon or tungsten (W), which is doped, is deposited on the second interlayer insulating layer 18 including the exposed storage node contact hole to deposit the storage node contact hole. Landfill 1A shows a case where tungsten is used as a plug.
이어서, 화학기계연마 또는 에치벡 공정을 적용하여, 플러그용 전도물질(19)을 스토리지 노드 콘택홀 내부로 일정깊이 리세스(recess)시킨다. 그 이후에 리세스된 플러그 상에 배리어 메탈(20)을 형성하고, CMP 등을 적용하여 표면을 평탄화한다. Subsequently, a chemical mechanical polishing or etchbeck process is applied to recess the plug conductive material 19 into the storage node contact hole. Thereafter, the barrier metal 20 is formed on the recessed plug, and CMP or the like is applied to planarize the surface.
여기서, 배리어 메탈(20)은 산화분위기에서 수행되는 후속 고온 열공정에서 플러그(19)가 산화되는 것을 방지하기 위한 것이며, 티타늄 질화막(TiN) 등이 통상적으로 이용된다.Here, the barrier metal 20 is for preventing the plug 19 from being oxidized in a subsequent high temperature thermal process performed in an oxidizing atmosphere, and a titanium nitride film (TiN) or the like is commonly used.
이어서, 도1b에 도시된 바와같이 평탄화된 제 2 층간절연막(18) 상에 하부전극(24)을 형성한다. 본 발명의 일실시예에서는 백금막(23)/이리듐산화막(22)/이리듐막(21)이 적층된 구조의 하부전극(24)을 사용하였다.Subsequently, a lower electrode 24 is formed on the planarized second interlayer insulating film 18 as shown in FIG. 1B. In the exemplary embodiment of the present invention, the lower electrode 24 having a structure in which the platinum film 23 / iridium oxide film 22 / iridium film 21 is stacked is used.
이와같이 백금막(Pt)/이리듐산화막(IrOx)/이리듐막(Ir)의 적층구조가 캐패시터의 하부전극으로 적용되고 있는 바, 이는 누설전류를 감소시키고 산소 또는 수소의 확산을 방지하며 상/하부 층간의 물질의 상호확산을 막기 위해서이다.As such, the stacked structure of platinum film (Pt) / iridium oxide film (IrOx) / iridium film (Ir) is applied to the lower electrode of the capacitor, which reduces leakage current, prevents diffusion of oxygen or hydrogen, and prevents the upper and lower interlayers. This is to prevent the interdiffusion of materials.
이와같은 Pt/IrOx/Ir 적층구조에서, 제일 하부에 위치한 이리듐막(21)은 산소의 확산을 방지하는 역할을 하며, 이리듐산화막(22)은 백금막(23)과 이리듐막(21) 사이에 위치하여 물질의 상호 확산을 억제하는 확산방지막(Diffusion Barrier)의 역할을 한다.In such a Pt / IrO x / Ir stacked structure, the lowermost iridium film 21 serves to prevent oxygen diffusion, and the iridium oxide film 22 is interposed between the platinum film 23 and the iridium film 21. Located in the role of Diffusion Barrier to suppress the interdiffusion of the material.
그런데, 하부전극(24)으로 사용된 상기 적층구조에서, 가장 밑에 위치하는 이리듐막(Ir)(21)은 그 하부의 제 2 층간절연막(18)과의 접착력이 취약하다. 따라서, Al2O3 등으로 이루어진 접착층을 이리듐막(21)과 제 2 층간절연막(18) 사이의 계면에 형성할 수도 있다.However, in the laminated structure used as the lower electrode 24, the bottommost iridium film (Ir) 21 is weak in adhesion with the second interlayer insulating film 18 thereunder. Therefore, an adhesive layer made of Al 2 O 3 or the like may be formed at the interface between the iridium film 21 and the second interlayer insulating film 18.
본 발명의 일실시예에서는 하부전극(24)으로 Pt/IrOx/Ir 이 적층된 구조를 사용하였으나, 이외에도 Pt, Ir, IrOx, Ru, RuOx, RuTiN, W, TiN, WN 등을 사용할 수도 있다.In the exemplary embodiment of the present invention, a structure in which Pt / IrO x / Ir is stacked as the lower electrode 24 is used. In addition, Pt, Ir, IrOx, Ru, RuOx, RuTiN, W, TiN, and WN may be used. .
다음으로 하부전극(24) 상에 SBT 또는 BLT 와 같이 Bi-layered 페로브스카이트 구조를 갖는 강유전체 박막(25)을 형성한다. 이러한 강유전체 박막(25)은 Sol-Gel 법 등의 스핀 코팅 기술을 이용하거나 또는 스퍼터링(sputtering) 증착법, LSMCD(Liquid Source Mist Chemical Deposition)법, CVD(Chemical Vapor Deposition)법, ALD(Atomic Layer Deposition)법 등이 이용될 수 있다.Next, a ferroelectric thin film 25 having a Bi-layered perovskite structure, such as SBT or BLT, is formed on the lower electrode 24. The ferroelectric thin film 25 may be formed using a spin coating technique such as the Sol-Gel method, or by sputtering deposition, liquid source mist chemical deposition (LSMCD), chemical vapor deposition (CVD), or atomic layer deposition (ALD). Law and the like can be used.
전술한 방법을 이용하여 SBT 또는 BLT 강유전체 박막(25)을 형성하는 경우, 강유전체 박막이 완전결정화가 되지 않는 조건에서 SBT 또는 BLT 강유전체 박막(25)을 형성한다.When the SBT or BLT ferroelectric thin film 25 is formed using the above-described method, the SBT or BLT ferroelectric thin film 25 is formed under the condition that the ferroelectric thin film is not fully crystallized.
다음으로 도1c에 도시된 바와같이, 결정방위를 조절할 목적(c축 배향된 결정립 출현을 억제하는 방향으로)으로, 강유전체 박막(25)에 대한 이온주입공정이 진행된다. Next, as shown in FIG. 1C, an ion implantation process is performed on the ferroelectric thin film 25 for the purpose of adjusting the crystal orientation (in the direction of suppressing the appearance of c-axis oriented grains).
즉, 후속 결정화 어닐공정에서 결정성장의 시드로서 작용하며, 결정방위에 영향을 미칠 수 있는 강유전체 박막의 밀도, 결함의 농도, 결함의 종류 및 분포등을 조절하기 위하여 산소, 질소 아르곤 등을 이용한 이온주입공정을 진행한다.In other words, ions using oxygen and nitrogen argon to control the density, defect concentration, defect type and distribution of ferroelectric thin films that act as seeds for crystal growth in subsequent crystallization annealing processes and may affect crystal orientation. Proceed with the injection process.
이러한 이온주입 공정 진행시, 이온주입된 원소가 강유전체막(25) 하부에 위치한 하부전극(24) 등에 까지 도달하지 않도록 공정조건을 설정함이 바람직하며 또한, 강유전체 박막(25)에 과도한 충격을 주어 누설전류 특성 등이 열화되지 않도록 이온주입 공정조건을 세심하게 결정한다.During the ion implantation process, it is preferable to set the process conditions so that the ion implanted element does not reach the lower electrode 24 located under the ferroelectric layer 25, and also gives excessive impact to the ferroelectric thin film 25. Carefully determine the ion implantation process conditions so that leakage current characteristics do not deteriorate.
다음으로 도1d에 도시된 바와같이 강유전체 박막(25) 상에 상부전극(26)을 형성한다. 상부전극(26)으로는 백금, 이리듐, 루테늄, 이리듐산화막, 루테늄산화막 또는 이들의 조합이 사용된다. 이후, 하나의 마스크를 이용하여 상부전극(26), 강유전체막(25), 하부전극(24)을 한번에 패터닝하여 셀 단위로 분리한다.Next, as shown in FIG. 1D, the upper electrode 26 is formed on the ferroelectric thin film 25. As the upper electrode 26, platinum, iridium, ruthenium, iridium oxide film, ruthenium oxide film, or a combination thereof is used. Subsequently, the upper electrode 26, the ferroelectric film 25, and the lower electrode 24 are patterned at one time by using one mask to be separated into cells.
이후에 강유전체 박막의 결정화를 위한 어닐공정이 수행되며, 이러한 어닐공정은 상부전극,강유전체, 하부전극에 대한 패터닝 공정 전에도 수행될 수도 있다.Thereafter, an annealing process for crystallization of the ferroelectric thin film is performed, and the annealing process may be performed even before the patterning process for the upper electrode, the ferroelectric, and the lower electrode.
다음으로는 알루미늄, 텅스텐 또는 구리등을 이용한 금속배선 형성공정 및 페시베이션 공정등과 같이 통상적인 일련의 공정이 진행된다.Next, a series of conventional processes, such as a metal wiring forming process and a passivation process using aluminum, tungsten or copper, are performed.
본 발명의 일실시예에서는 하나의 마스크를 이용하여 상부전극, 강유전체 및 하부전극을 한번에 패터닝하였지만, 이러한 방법이외에도 하부전극을 먼저 패터닝하여 셀 단위로 분리한 다음, 그 상부에 강유전체막, 상부전극을 형성하고 이들을 패터닝하는 이른바, MTP(Merged Top Plate) 구조의 캐패시터에서 본 발명이 적용될 수 있다.In one embodiment of the present invention, the upper electrode, the ferroelectric and the lower electrode were patterned at one time by using one mask, but in addition to the above method, the lower electrode was first patterned and separated into cell units, and then the ferroelectric layer and the upper electrode were disposed on the upper electrode. The present invention can be applied to a capacitor of a so-called merged top plate (MTP) structure for forming and patterning them.
본 발명을 이용하여 강유전체 메모리 소자의 캐패시터를 제조하게 되면, 강유전체 박막내의 결정립의 결정방위를 a축 또는 b축으로 유도할 수 있어, 잔류분극과 같은 강유전 특성을 향상시킬 수 있으며, 따라서, 강유전체 메모리 소자의 셀 전하를 증대시키는 장점이 있기 때문에 소자의 제조수율 및 신뢰성을 향상시킬 수 있다.When the capacitor of the ferroelectric memory device is manufactured using the present invention, the crystal orientation of the crystal grains in the ferroelectric thin film can be induced on the a-axis or the b-axis, thereby improving ferroelectric characteristics such as residual polarization, and thus ferroelectric memory. Since there is an advantage of increasing the cell charge of the device, it is possible to improve the manufacturing yield and reliability of the device.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
본 발명을 이용하여 강유전체 메모리 소자의 캐패시터를 제조하게 되면, 강유전체 박막내의 결정립의 결정방위를 a축 또는 b축으로 유도할 수 있어, 잔류분극과 같은 강유전 특성을 향상시킬 수 있으며, 따라서, 강유전체 메모리 소자의 셀 전하를 증대시키는 장점이 있기 때문에 소자의 제조수율 및 신뢰성을 향상시킬 수 있다. When the capacitor of the ferroelectric memory device is manufactured using the present invention, the crystal orientation of the crystal grains in the ferroelectric thin film can be induced on the a-axis or the b-axis, thereby improving ferroelectric characteristics such as residual polarization, and thus ferroelectric memory. Since there is an advantage of increasing the cell charge of the device, it is possible to improve the manufacturing yield and reliability of the device.
도1a 내지 도1d는 본 발명의 일실시예에 따른 강유전체 캐패시터 제조공정을 도시한 공정단면도.1A to 1D are cross-sectional views illustrating a ferroelectric capacitor manufacturing process according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 기판 11 : 소자분리막10 substrate 11 device isolation film
12 : 게이트 산화막 13 : 워드라인12 gate oxide film 13 word line
14 : 소스/드레인 15 ; 제 1 층간절연막14: source / drain 15; First interlayer insulating film
16 : 비트라인 콘택 17 : 비트라인16: bit line contact 17: bit line
18 : 제 2 층간절연막 19 : 텅스텐 플러그18: second interlayer insulating film 19: tungsten plug
20 : 배리어 메탈 21 : 이리듐막20: barrier metal 21: iridium film
22 : 이리듐산화막 23 : 백금막22: iridium oxide film 23: platinum film
24 : 하부전극 25 : 강유전체막24: lower electrode 25: ferroelectric film
26 : 상부전극26: upper electrode
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