KR100687433B1 - Method for forming a bottom electrode of a capacitor - Google Patents

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Abstract

본 발명은 캐패시터의 하부전극 형성 방법에 관한 것으로, 반도체 기판상에 형성된 절연막을 패터닝하여 접합부가 노출되도록 콘택홀을 형성한 후 콘택홀내에 플러그를 형성하는 단계와, 플러그와 접속되도록 전체 상부면에 확산 방지막을 형성한 후 확산 방지막상에 희생 금속층을 형성하는 단계와, 희생 금속층상에 산화물 전도체층을 형성한 후 산화물 전도체층, 희생 금속층 및 확산 방지막을 순차적으로 패터닝하여 하부전극을 형성하는 단계로 이루어진다.
The present invention relates to a method of forming a lower electrode of a capacitor, comprising the steps of: forming a contact hole in a contact hole to expose a junction by patterning an insulating film formed on a semiconductor substrate; forming a plug in the contact hole; Forming a sacrificial metal layer on the diffusion barrier layer after forming the diffusion barrier layer, forming an oxide conductor layer on the sacrificial metal layer, and sequentially patterning the oxide conductor layer, the sacrificial metal layer, and the diffusion barrier layer to form a lower electrode .

캐패시터, 하부전극, 산화, 산화물 전도체, 루테늄A capacitor, a lower electrode, an oxide, an oxide conductor, ruthenium

Description

캐패시터의 하부전극 형성 방법 {Method for forming a bottom electrode of a capacitor} [0001] The present invention relates to a method of forming a lower electrode of a capacitor,             

도 1은 종래의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.1 is a cross-sectional view of a device for explaining a conventional method of manufacturing a capacitor.

도 2a 내지 도 2d는 본 발명에 따른 캐패시터의 하부전극 형성 방법을 설명하기 위한 소자의 단면도.2A to 2D are sectional views of a device for explaining a method of forming a lower electrode of a capacitor according to the present invention.

<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art

1 및 11: 반도체 기판 2 및 12: 접합부1 and 11: semiconductor substrates 2 and 12: junctions

3 및 13: 절연막 4 및 14: 플러그3 and 13: insulating films 4 and 14:

5 및 15: 확산 방지막 6: 백금층5 and 15: diffusion barrier layer 6: platinum layer

6a 및 17a: 하부전극 7 및 18: 유전체막6a and 17a: lower electrode 7 and 18: dielectric film

8 및 19: 상부전극 16: 희생 금속층8 and 19: upper electrode 16: sacrificial metal layer

16a: 금속 산화물 17: 산화물 전도체층
16a: metal oxide 17: oxide conductor layer

본 발명은 캐패시터의 하부전극 형성 방법에 관한 것으로, 특히 확산 방지막의 산화로 인한 유전율의 저하를 방지할 수 있도록 한 캐패시터의 하부전극 형성 방법에 관한 것이다.
The present invention relates to a method of forming a lower electrode of a capacitor, and more particularly, to a method of forming a lower electrode of a capacitor so as to prevent a decrease in dielectric constant due to oxidation of a diffusion barrier.

일반적으로 디램(DRAM) 등과 같은 반도체 메모리 소자의 집적도가 증가됨에 따라 칩(Chip)에서 메모리 셀(Memory Cell)이 차지하는 면적은 급격하게 축소된다. 그러나 메모리 소자의 동작을 위해서는 단위 메모리 셀당 일정량 이상의 정전용량 (Capacitance)이 반드시 확보되어야 하는데, 이를 위해 메모리 셀의 동작에 필요한 정전용량은 그대로 유지시키면서 캐패시터가 차지하는 면적을 최소화시킬 수 있는 공정기술의 개발이 요구된다.In general, as the degree of integration of a semiconductor memory device such as a DRAM is increased, the area occupied by a memory cell in the chip is sharply reduced. However, in order to operate the memory device, a certain amount of capacitance per unit memory cell must be secured. To this end, a process technology capable of minimizing the area occupied by the capacitor while maintaining the capacitance required for operation of the memory cell .

제한된 면적내에서 소자의 동작에 필요한 정전용량을 확보하기 위해서는 저장 전극의 유효 표면적을 증가시키거나 유전특성이 향상된 유전체를 사용해야 한다.In order to secure the capacitance required for device operation within a limited area, it is necessary to increase the effective surface area of the storage electrode or to use a dielectric material with improved dielectric properties.

그래서 이러한 요구에 따라 유전률이 높은 SrTiO3(STO), (Ba, Sr)TiO3(BST), (Pb, La)TiO3(PLT), Pb(Zr, Ti)O3(PZT) 또는 (Sr, Bi)TaO3(SBT) 등을 이용하여 캐패시터를 제조하고 있으며, 캐패시터를 금속 전극, 유전체 및 금속 전극 구조로 형성한다.So according to this need, the dielectric constant is high SrTiO 3 (STO), (Ba , Sr) TiO 3 (BST), (Pb, La) TiO 3 (PLT), Pb (Zr, Ti) O 3 (PZT) , or (Sr , Bi) TaO 3 (SBT), etc., and the capacitor is formed into a metal electrode, a dielectric, and a metal electrode structure.

그러면 상, 하부전극이 금속으로 이루어진 종래의 캐패시터 제조 방법을 도 1을 참조하여 설명하기로 한다. A conventional capacitor manufacturing method in which upper and lower electrodes are made of metal will be described with reference to FIG.                         

접합부(2)가 형성된 반도체 기판(1)상에 절연막(3)을 형성한 후 상기 접합부(2)가 노출되도록 상기 절연막(3)을 패터닝하여 콘택홀을 형성하고 상기 콘택홀내에 플러그(Plug; 4)를 형성한다. 상기 플러그(4)를 포함하는 전체 구조 상부에 확산 방지막(5) 및 백금층(6)을 순차적으로 형성한 후 패터닝하여 하부전극(6a)을 형성한다. 이후 전체 상부면에 BST, PZT 등과 같은 유전체막(7)을 형성한 후 열처리하여 결정화시키고 상기 유전체막(7)상에 금속으로 이루어진 상부전극(8)을 형성한다.An insulation film 3 is formed on a semiconductor substrate 1 on which a junction 2 is formed and then the insulation film 3 is patterned to expose the junction 2 to form a contact hole, 4). A diffusion barrier layer 5 and a platinum layer 6 are sequentially formed on the entire structure including the plug 4 and then patterned to form a lower electrode 6a. Then, a dielectric film 7 such as BST, PZT, or the like is formed on the entire upper surface and then crystallized by heat treatment to form an upper electrode 8 made of metal on the dielectric film 7.

폴리실리콘으로 이루어진 상기 플러그(4)만을 하부전극으로 이용하면 상기 유전체막(7) 형성시 고온의 열처리에 의해 유전체막(7)과 플러그(4)간의 계면에 산화막이 생성되기 때문에 유전율이 저하된다. 그러므로 상기 백금층(6)을 형성하여 상기 플러그(4) 표면의 산화가 방지되도록 하는데, 이때 백금(6)과 실리콘(4)의 반응이 일어나지 않도록 상기 확산 방지막(5)을 형성한다.If only the plug 4 made of polysilicon is used as the lower electrode, an oxide film is generated at the interface between the dielectric film 7 and the plug 4 due to the heat treatment at a high temperature when the dielectric film 7 is formed, . Therefore, the platinum layer 6 is formed to prevent the surface of the plug 4 from being oxidized. At this time, the diffusion barrier layer 5 is formed so that the reaction between the platinum 6 and the silicon 4 does not occur.

1 기가(G) 이상의 메모리 용량을 갖는 디램(DRAM) 및 강유전체 디램(FeDRAM) 소자의 캐패시터 제조 공정에서 하부 및 상부전극(6a 및 8)은 대개 백금(Pt)으로 형성된다. 그러나 상기와 같이 하부전극(6a)을 백금(Pt)으로 형성하면 페로브스카이트(Perovskite) 구조를 갖는 유전체막(7)과의 격자상수 불일치에 의해 유전체막(7)의 결정성이 감소되고, 이에 따라 유전율이 저하되어 캐패시터의 정전용량이 감소된다.The lower and upper electrodes 6a and 8 are generally formed of platinum (Pt) in a capacitor manufacturing process of a DRAM (DRAM) and a ferroelectric DRAM (FeDRAM) device having a memory capacity of 1 Giga or more. However, if the lower electrode 6a is formed of platinum (Pt) as described above, the crystallinity of the dielectric film 7 is reduced due to the lattice constant mismatch with the dielectric film 7 having a perovskite structure , Thereby lowering the dielectric constant and decreasing the capacitance of the capacitor.

그래서 이러한 문제점을 해결하기 위하여 백금(Pt)대신 BST 및 PZT와 같이 결정 구조가 페로브스카이트 구조로 이루어진 산화물, 예를들어, SrRuO3를 이용하여 전극을 형성하는데, 이 경우 SrRuO3가 산화 분위기에서 형성되기 때문에 하지층인 확산 방지막(5)의 산화가 발생되어 캐패시터의 유전율이 저하된다.
In order to solve this problem, instead of platinum (Pt), an electrode is formed using an oxide made of perovskite structure such as BST and PZT, for example, SrRuO 3. In this case, SrRuO 3 is oxidized in an oxidizing atmosphere Oxidation of the diffusion preventive film 5, which is a ground layer, is generated and the dielectric constant of the capacitor is lowered.

따라서 본 발명은 페로브스카이트 구조를 갖는 산화물 전도체로 이루어진 전극을 형성하기 전에 루테늄(Ru)으로 이루어진 금속층을 형성하여 하지층의 산화가 방지되도록 하므로써 상기한 단점을 해소할 수 있는 캐패시터의 하부전극 형성 방법을 제공하는 데 그 목적이 있다.
Therefore, before forming an electrode made of an oxide conductor having a perovskite structure, a metal layer made of ruthenium (Ru) is formed to prevent oxidation of the underlayer, so that the lower electrode And a method for forming the same.

본 발명에 따른 캐패시터의 하부전극 형성 방법은 반도체 기판상에 형성된 절연막을 패터닝하여 접합부가 노출되도록 콘택홀을 형성한 후 콘택홀내에 플러그를 형성하는 단계와, 플러그와 접속되도록 전체 상부면에 확산 방지막을 형성한 후 확산 방지막상에 희생 금속층을 형성하는 단계와, 희생 금속층상에 산화물 전도체층을 형성한 후 산화물 전도체층, 희생 금속층 및 확산 방지막을 순차적으로 패터닝하여 하부전극을 형성하는 단계로 이루어진다.The method of forming a lower electrode of a capacitor according to the present invention includes the steps of forming a contact hole in a contact hole to expose a junction portion by patterning an insulating film formed on a semiconductor substrate and then forming a plug in the contact hole; Forming a sacrificial metal layer on the diffusion barrier layer, forming an oxide conductor layer on the sacrificial metal layer, and sequentially patterning the oxide conductor layer, the sacrificial metal layer, and the diffusion barrier layer to form a lower electrode.

상기 희생 금속층은 루테늄(Ru) 또는 이리듐(Ir)과 같이 산화되어도 전도성이 유지되는 금속으로 형성되며, 상기 산화물 전도체층은 페로브스카이트 구조를 갖는 SrRuO3, BaRuO3, (Ba, Sr)RuO3, LaNiO3 또는 LaSrCoO3로 형성된다.The sacrificial metal layer is a ruthenium (Ru), or iridium may be oxide, such as (Ir) is formed of a metal that is conductive to maintain, and the oxide conductor layer is Fe lobe SrRuO 3, BaRuO 3, having a Sky bit structure (Ba, Sr) RuO 3, is formed of a LaNiO 3 or LaSrCoO 3.

그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명에 따른 캐패시터의 하부전극 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2D are sectional views of a device for explaining a method of forming a lower electrode of a capacitor according to the present invention.

도 2a는 접합부(12)가 형성된 반도체 기판(11)상에 절연막(13)을 형성한 후 상기 접합부(12)가 노출되도록 상기 절연막(13)을 패터닝하여 콘택홀을 형성하고 상기 콘택홀내에 플러그(14)를 형성한 상태의 단면도로서, 상기 플러그(14)는 폴리실리콘으로 형성한다.2A shows an example in which after forming an insulating film 13 on a semiconductor substrate 11 on which a junction 12 is formed and then patterning the insulating film 13 to expose the junction 12 to form a contact hole, (14) is formed. The plug (14) is formed of polysilicon.

도 2b는 상기 플러그(14)와 접속되도록 전체 상부면에 TiN, TiSiN, TiAlN, TaSiN, TaN, RuTiN 등을 증착하여 확산 방지막(15)을 형성한 후 상기 확산 방지막(15)상에 루테늄(Ru), 이리듐(Ir) 등과 같이 산화되더라도 전도성이 유지되는 금속을 50 내지 1000Å의 두께로 증착하여 희생 금속층(16)을 형성한 상태의 단면도이다.2B is a schematic cross-sectional view illustrating a method of forming a diffusion preventing film 15 by depositing TiN, TiSiN, TiAlN, TaSiN, TaN, RuTiN or the like on the entire upper surface to be connected to the plug 14, ), Iridium (Ir), or the like, is deposited to a thickness of 50-1000 Å to form a sacrificial metal layer 16.

도 2c는 상기 희생 금속층(16)상에 SrRuO3, BaRuO3, (Ba, Sr)RuO3, LaNiO3, LaSrCoO3 등과 같이 페로브스카이트 구조를 갖는 산화물 전도체층(17)을 50 내지 1000Å의 두께로 형성한 상태의 단면도로서, 상기 산화물 전도체층(17)을 형성하는 과정에서 산화 분위기에 의해 상기 희생 금속층(16)의 표면에 예를들어 루테늄 산화막(RuOx)과 같은 금속 산화물(16a)이 생성된다. 이때, 상기 금속 산화물(16a)의 생성에 의해 하부에 존재하는 상기 확산 방지막(15)의 산화가 방지된다.2C is a plan view of the oxide conductor layer 17 having a perovskite structure such as SrRuO 3 , BaRuO 3 , (Ba, Sr) RuO 3 , LaNiO 3 and LaSrCoO 3 on the sacrificial metal layer 16, A metal oxide 16a such as a ruthenium oxide film (RuOx) is formed on the surface of the sacrificial metal layer 16 by an oxidizing atmosphere in the process of forming the oxide conductor layer 17, . At this time, the oxidation of the diffusion preventing film 15 existing in the lower portion is prevented by the formation of the metal oxide 16a.

도 2d는 플라즈마(Plasma) 식각 공정으로 상기 산화물 전도체층(17), 희생 금속층(16) 및 확산 방지막(15)을 순차적으로 패터닝하여 하부전극(17a)을 형성한 후 전체 상부면에 유전체막(18) 및 상부전극(19)을 순차적으로 형성한 상태의 단면도로서, 상기 유전체막(18)은 BST, PZT, SBT 등과 같은 고유전체로 형성하며, 상기 상부전극(19)은 백금(Pt), 이리듐(Ir), 루테늄(Ru) 등과 같은 금속으로 형성하거나, SrRuO3, BaRuO3, (Ba, Sr)RuO3, LaNiO3, LaSrCoO3 등과 같은 산화물 전도체로 형성한다.2D illustrates a process of sequentially patterning the oxide conductor layer 17, the sacrificial metal layer 16 and the diffusion barrier layer 15 by a plasma etching process to form a lower electrode 17a, 18, and an upper electrode 19. The dielectric film 18 is formed of a high dielectric material such as BST, PZT, or SBT, and the upper electrode 19 is formed of platinum Pt, iridium (Ir), ruthenium formed from a metal, such as (Ru), or to form a conductive oxide such as SrRuO 3, BaRuO 3, (Ba , Sr) RuO 3, LaNiO 3, LaSrCoO 3.

여기서 상기 희생 금속층(16), 산화물 전도체층(17) 및 유전체막(18)은 스퍼터링(Sputtering)법, 화학기상증착(CVD)법, 레이져 어블레이션(LASER Ablation)법 또는 열증착(Thermal Evaporation)법으로 증착한다.The sacrificial metal layer 16, the oxide conductor layer 17 and the dielectric film 18 may be formed by a sputtering method, a chemical vapor deposition (CVD) method, a laser ablation or a thermal evaporation method, .

상술한 바와 같이 본 발명은 확산 방지막상에 루테늄(Ru)과 같은 금속을 증착한 후 페로브스카이트 구조를 갖는 산화물 전도체를 증착하여 캐패시터의 하부전극을 형성한다. 상기 산화물 전도체 증착시 루테늄(Ru)의 표면이 산화되는데, 이에 의해 확산 방지막의 산화가 방지된다. 이때, 표면이 산화된 루테늄(Ru)층의 전도성은 그대로 유지되어 하부전극의 도전율은 저하되지 않는다.As described above, the present invention deposits a metal such as ruthenium (Ru) on the diffusion preventing film and deposits an oxide conductor having a perovskite structure to form a lower electrode of the capacitor. During the deposition of the oxide conductor, the surface of ruthenium (Ru) is oxidized, thereby preventing oxidation of the diffusion barrier. At this time, the conductivity of the surface-oxidized ruthenium (Ru) layer remains unchanged, so that the conductivity of the lower electrode is not lowered.

따라서 본 발명에 의하면 페로브스카이트 구조를 갖는 유전체막과 하부전극의 계면 특성이 향상되어 유전체막의 두께 감소가 이루어지며, 이에 따라 신뢰성이 우수한 고집적 소자의 제조가 가능해 진다.Therefore, according to the present invention, the interfacial characteristics between the dielectric film having the perovskite structure and the lower electrode are improved, thereby reducing the thickness of the dielectric film, thereby making it possible to manufacture highly integrated devices with excellent reliability.

Claims (7)

반도체 기판상에 형성된 절연막을 패터닝하여 접합부가 노출되도록 콘택홀을 형성한 후 상기 콘택홀내에 플러그를 형성하는 단계와,Forming a contact hole in the contact hole by patterning an insulating film formed on the semiconductor substrate to expose the junction, 상기 플러그와 접속되도록 전체 상부면에 확산 방지막을 형성한 후 상기 확산 방지막상에 희생 금속층을 형성하는 단계와,Forming a diffusion barrier layer on the entire upper surface to be connected to the plug, and forming a sacrificial metal layer on the diffusion barrier layer; 상기 희생 금속층상에 산화물 전도체층을 형성한 후 상기 산화물 전도체층, 희생 금속층 및 확산 방지막을 순차적으로 패터닝하여 하부전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.Forming an oxide conductor layer on the sacrificial metal layer, and sequentially patterning the oxide conductor layer, the sacrificial metal layer, and the diffusion barrier layer to form a lower electrode. 제 1 항에 있어서,The method according to claim 1, 상기 확산 방지막은 TiN, TiSiN, TiAlN, TaSiN, TaN 및 RuTiN중 어느 하나로 이루어진 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.Wherein the diffusion barrier layer is made of any one of TiN, TiSiN, TiAlN, TaSiN, TaN, and RuTiN. 제 1 항에 있어서,The method according to claim 1, 상기 희생 금속층은 루테늄(Ru) 및 이리듐(Ir)중 어느 하나로 이루어진 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.Wherein the sacrificial metal layer is made of one of ruthenium (Ru) and iridium (Ir). 제 1 항에 있어서,The method according to claim 1, 상기 희생 금속층은 50 내지 1000Å의 두께로 형성된 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.Wherein the sacrificial metal layer is formed to a thickness of 50 to 1000 angstroms. 제 1 항에 있어서,The method according to claim 1, 상기 산화물 전도체층은 SrRuO3, BaRuO3, (Ba, Sr)RuO3, LaNiO3 및 LaSrCoO3중 어느 하나로 이루어진 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.Wherein the oxide conductor layer comprises any one of SrRuO 3 , BaRuO 3 , (Ba, Sr) RuO 3 , LaNiO 3, and LaSrCoO 3 . 제 1 항에 있어서,The method according to claim 1, 상기 산화물 전도체층은 50 내지 1000Å의 두께로 형성된 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.Wherein the oxide conductor layer is formed to a thickness of 50 to 1000 ANGSTROM. 제 1 항에 있어서,The method according to claim 1, 상기 희생 금속층 및 산화물 전도체층은 스퍼터링법, 화학기상증착법, 레이져 어블레이션법 및 열증착법중 어느 하나의 방법으로 형성되는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.Wherein the sacrificial metal layer and the oxide conductor layer are formed by any one of a sputtering method, a chemical vapor deposition method, a laser ablation method, and a thermal evaporation method.
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