KR19990078418A - 고체촬상센서 - Google Patents

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KR19990078418A
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가네꼬 히사시
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Abstract

제2 도전형을 갖는 반도체 층(102), 반도체 층(102) 상에 형성되어 있으며 광을 전하로 변환하는 광전 변환부(301), 상기 반도체 층(102) 상에 형성되어 있으며, 상기 광전 변환부(301)의 동작을 제어하는 제어 트랜지스터(201), 및 상기 전하에 의해 발생되는 전압을 출력하는 소스 폴로워 트랜지스터(source follower transistor;202)를 포함하는 고체 촬상 센서(solid-state image sensor)에 있어서, 상기 광전 변환부(301)는 제1 도전형을 가지며 상기 제어 트랜지스터(201)의 게이트 전극으로 연장되며, 상기 소스 폴로워 트랜지스터(202)의 게이트 전극과 전기 접속되어 있는 제1 영역(106), 및 제1 도전형을 가지며 상기 제1 영역(106)에 인접하여 형성되어 있는 제2 영역(114)을 포함하는 고체 촬상 센서가 제공된다. 고체 촬상 센서는 광전 변환부의 기생 용량을 저감시키므로, 광전 변환 효율 및 감도가 향상될 수 있다.

Description

고체 촬상 센서{SOLID-STATE IMAGE SENSOR}
본 발명은 고체 촬상 센서(solid-state image sensor)에 관한 것으로, 특히 CMOS 트랜지스터의 제조 프로세스와 호환성이 있는 액티브형 XY 어드레스가능한 고체 촬상 센서에 관한 것이다.
종래의 고체 촬상 센서는 광전 변환에 의해서 발생된 신호 전하를 전송하기 위한 전송층에 따라서 MOS형 및 CCD형으로 분류할 수 있다. 특히, CCD형 고체 촬상 센서는 카메라, 디지탈 카메라, 팩스기등을 일체로 구비하는 VTR 용으로 널리 이용되어 왔으며 현재에도 성능 개량을 위해 개발되고 있다.
몇몇 고체 촬상 센서는 Nikkei Micro Device, Vol.7, 1997, pp.120-125dp 에 기술되어 있는 바와 같이 CMOS 트랜지스터 제조 프로세스(이하, 그러한 고체 촬상 센서를 간단히 CMOS 센서라 부르기로 한다)와 호환성을 갖고 있다. CMOS 센서는 저전력을 소모하므로 5V 또는 3.3V 셀와 같은 단일 전원으로 동작할 수 있고 종래의 CMOS 제조 프로세스로 제조될 수 있으며 신호 처리 회로와 같은 주변 회로가 공통 칩상에 장착될 수 있다는 장점을 갖고 있다.
도 1 및 도 2는 CMOS 센서내의 기본 셀의 단면도이다. 도 1은 또한 전하가 축적되는 광전 변환부를 예시하고 있으며, 도 2는 전하가 리셋된 광전 변환부를 도시하고 있다.
도 1을 참조하면, CMOS 센서의 기본 셀은 p형 반도체 기판(101), 이 기판내에 형성되어 이 기판의 표면에 부분적으로 노출되어 있는 p형 웰층(102), p형 반도체 기판(101)의 표면에 노출되어 반도체 디바이스가 제조되는 인접 영역들로 부터 소정 영역을 절연하는 p+반도체 영역(103a및 103b), p형 웰(102)과 p+반도체 영역(103a) 사이에 삽입된 제1 n+반도체 영역(104), p형 웰(102)과 p+형 반도체 영역(103b) 사이에 삽입된 제2 n+반도체 영역(105), p형 반도체 기판의 표면에 나타나는 p형 웰(102)의 일부에 마주보는 관계로 게이트 전극을 갖고 있는 제어 MOSFET(201), 소스 폴로워 증폭기로서 작용하는 제1 MOSFET(202), 및 수평 선택 스위치로서 작용하는 제2 MOSFET(203)로 구성된다.
CMOS 센서의 기본 셀은 제어 MOSFET(203)를 통하여 외부 회로에 전기적으로 접속된다.
외부 회로는 소스 폴로워 증폭기(202)의 부하로서 작용하는 제3 MOSFET(204), 다크 출력(dark output)을 전송하기 위한 제4 MOSFET(205), 브라이트 출력(bright output)을 전송하기 위한 제5 MOSFET(206), 제4 MOSFET(205)의 소스 또는 드레인에 전기적으로 접속되어 내부에 다크 출력을 축적하기 위한 제1 캐패시터(207), 및 제5 MOSFET(206)의 소스 또는 드레인에 전기적으로 접속되어 브라이트 출력을 내부에 축적하기 위한 제2 캐패시터(208)로 구성된다.
제1 n+반도체 영역(104)은 광을 전하로 변환하기 위한 광전 변환부로서 작용하며 제1 MOSFET(202)의 게이트에 전기적으로 접속되어 있다. 제2 n+반도체 영역(105)은 제어 MOSFET(201)의 드레인으로서 작용한다.
제1, 제2, 및 제3 MOSFET(202,203 및 204)은 전압 VSS와 VDD 사이에 직렬로 접속되어 있다. 제5 및 제6 MOSFET(205 및 206)의 소스들 및 드레인들중 한쪽은 제2 및 제3 MOSFET(203 및 204) 사이에 배치된 노드에 전기적으로 접속되어 있고, 다른 쪽은 제1 및 제2 캐패시터(207 및 208)에 그리고 출력 단자에 전기적으로 접속되어 있다. p+반도체 영역(103a 및 103b)은 접지되어 있다. 제2 n+반도체 영역(105)은 소스 전압 VDD와 전기적으로 접속된다.
도 1 및 도 2에 도시된 바와 같은 그러한 복수의 셀은 매트릭스로 배열되어 도 3a에 부분적으로 도시된 바와 같이 CMOS 셀 행들을 정의한다. 기본 셀(50) 각각은 수직 레지스터(51), 수평 레지스터(52), 부하 트랜지스터(54) 및 출력 라인(53)에 전기적으로 접속되어 있다.
부하 트랜지스터(54)은 도 1 및 도 2에 도시된 제3 부하 MODFET(204)에 대응한다.
출력 라인(53)은 수평 레지스터(52)에 의해서 선택된 수직 스위치로서 작용하는 MOSFET(55)를 통해서 제4 및 제5 MOSFET(205 및 206), 및 제1 및 제2 캐패시터(207 및 208)에 전기적으로 접속된다.
도 3b는 CMOS 센서의 회로도이다. 도 1 및 2의 소자들과 대응되는 소자 또는 부분들에는 동일 참조 번호를 부여하였다. 제어 펄스 ψR은 제어 MOSFET(201)의 게이트에 인가된다. 어드레스 신호 X는 수평 선택 스위치로서 작용하는 제2 MOSFET(203)의 게이트에 인가된다. 어드레스 신호 X는 수평 선택 스위치로서 작용하는 제2 MOSFET(203)의 게이트에 인가된다. 부하 트랜지스터(54) 및 출력 라인(53)은 제2 MOSFET(203)의 소스에 전기적으로 인가된다.
이하. 도 1, 2, 3a 및 3b에 도시된 CMOS 센서의 동작에 대하여 설명한다.
먼저, 도 2에 도시된 바와 같이, 제어 MOSFET(201)의 제어 펄스 ψR은 하이 레벨 전압으로 설정되어 제1 n+반도체 영역(104)를 소스 전압 VDD로 설정한다.
도 1에 도시된 바와 같이, 제어 MOSFET(201)의 제어 펄스 ψR은 브루밍(blooming)을 방지하기 위해 저레벨 전압으로 설정된다.
광전 변환부로서 작용하는 제1 n+반도체 영역(104)은 그곳에 입사되는 광을 근거로 전자 및 홀을 생성한다. 이렇게 생성된 전자들은 공핍층에 축적되고, 홀은 p형 웰(102)를 통해서 방전된다.
도 1 및 도 2에서, 소스 전압 VDD 보다 깊은 전위를 갖고 있는 빗금친 영역은 공핍화되지 않는다.
이후, 제1 n+반도체 영역 또는 광전 변환부(104)의 전위는 축적된 전자들의 수에 따라서 변한다. 제1 n+반도체 영역 또는 광전 변환부(104)의 전위 변화는 제1 MOSFET(202)의 소스 폴로워 동작에 의해 소스 폴로워 증폭기로서 작용하는 제1 MOSFET(202)를 통해서 수평 선택 스위치로서 작용하는 제2 MOSFET(203)내로 출력된다. 그러므로, 우수한 선형성을 갖는 광전 변환 특성이 얻어진다.
제1 n+반도체 영역 또는 광전 변환부(104)에서 리셋 동작에 의해서 kTC 노이즈가 발생된다. 그러나, 그러한 kTC 노이즈는 신호 전하의 전송전에 발생된 다크 출력을 샘플링 및 축적하고 브라이트 출력과 축적된 다크 출력간의 차이를 계산하므로써 제거할 수 있다.
CMOS 제조 프로세스와 호환성을 갖고 있는 상술된 고체 촬상 센서에 있어서, 제1 n+반도체 영역 또는 광전 변환부(104)에서의 전위는 축적된 전자에 따라서 변하며, 이러한 전위 변화는 제1 MOSFET의 소스 또는 소스 폴로워 증폭기(202)를 통해서 제2 MOSFET 또는 수평 선택 스위치(203)내로 출력된다.
여기서, 신호 전하량 Q, 제1 n+반도체 영역 또는 광전 변환부(104)의 기생 용량 C, 및 출력 전압 V간에는 다음과 같은 관계가 있다.
V =Q/C
도4는 입사광량 및 전위와 출력 전압과의 관계를 도시한다.
일반적으로, 도 4에 도시된 바와 같이, 출력 전압은 입사광량 또는 전위에 비례한다. 그러나, 도 1 및 2에 도시된 바와 같이, CMOS 제조 프로세스와 호환성을 갖고 있는 고체 촬상 센서는 다음과 같은 문제점을 수반하고 있다. 광잔 전송부는 제1 n+반도체 영역(104)으로 형성되기 때문에, 광전 변환부(104)의 기생 용량 C가 커지는 것을 피할 수 없다. 그 결과, 신호 전하에 의해 발생된 높은 전위 변화 V를 생성할 수 없다. 이는 출력 전송 효율을 저감시킨다는 문제를 야기한다.
많은 고체 촬상 센서가 제안되어 왔다. 예를들어, 아직 심사되지 않은 일본국 공개 특허 공보 제63-13582호는 매트릭스로 배열된 픽셀들을 구비하는 픽셀 어레이 - 각각의 픽셀은 광전 변환 디바이스 및 특정의 광전 변환 디바이스를 선택하기 위한 스위칭 디바이스를 갖고 있음 - 및 픽셀 어레이로 부터 전송된 수직 신호를 수신하여 수신된 수직 신호를 출력 라인에 전송하기 위한 스위칭 MOSFET를 포함하는 고체 촬상 센서를 제안하고 있다. 거짓 신호를 흡수하기 위하여, 픽셀 어레이가 형성되어 있는 웰 영역에 바이어스 전압을 인가한다. 웰 영역과 스위칭 MOSFET를 한정하는 반도체 영역간의 접합 용량을 줄이기 위하여 스위칭 MOSFET의 웰 영역에는 백 바이어스 전압을 인가한다.
미심사된 일본국 공개 특허 공보 제8-241982호는 p형 웰과 n형 반도체 층 주위에 일정 영역이 공핍화되도록 p형 웰 및 n형 반도체 층이 자기정렬식으로 형성되어 있는 고체 촬상 센서를 제안하고 있다.
미심사된 일본국 공개 특허 공보 제9-260628호는 n형 반도체 기판, 이 반도체 기판의 표면에 형성된 p형 웰 영역, p형 웰 영역의 근처에 형성된 고농도로 도핑된 n형 영역 및 고농도로 도핑된 n형 영역들 간에 그리고 주위에 있는 저농도로 도핑된 n형 영역을 포함하는 고체 촬상 센서를 제안하고 있다. 고농도로 도핑된 n형 영역 주위의 영역과 저농도롤 도핑된 n형 영역은 역바이어스 상태에서 고농도로 도핑된 n형 영역과 p형 웰 영역간에 pn 접합시키므로써 모두 공핍하게 된다.
그러나, 광전 변환부는 앞서 언급한 일본국 공개 특허 공보들에 개시된 기술에 있어서 고농도로 도핑된 n형 반도체 영역으로 형성된다. 그러므로, 이 공보들에 개시되어 있는 기술들 또한 광전 변환부의 큰 기생 용량이 출력 전송 효율을 저감시킨다는 앞서 언급한 바와 같은 문제점을 수반하고 있다.
이와 같은 문제점에 비추어 보아, 본 발명의 목적은 광전 변환부의 기생 용량을 저감시켜 출력 전송 효율과 감도를 향상시킬 수 있는 고체 촬상 센서를 제공하는 것이다.
제2 전도도를 갖고 있는 반도체 층, 상기 반도체 층에 형성되어 광을 전하로 변환하는 광전 변환부, 상기 반도체 층상에 형성되어 상기 광전 변환부의 동작을 제어하기 위한 제어 트랜지스터, 및 상기 전하에 의해 생성된 전압을 출력하기 위한 소스 폴로워 트랜지스터를 구비하는 고체 촬상 센서를 구비하며, 상기 광전 변환부는 상기 제어 트랜지스터의 게이트 전극으로 연장되며 상기 소스 폴로워 트랜지스터의 게이트 전극과 전기적으로 접속되는 제1 전도도를 갖고 있는 제1 영역, 및 상기 제1 영역에 인접하게 형성되어 있으며 제1 전도도를 갖고 있는 제2 영역을 구비하는 것을 특징으로 하는 고체 촬상 센서가 제공된다.
또한, 제2 전도도를 갖고 있는 반도체 층, 상기 반도체 층상에 형성되어 광을 전하로 변환하기 위한 광전 변환부, 상기 반도체 층 위에 형성되어 상기 광전 변환부의 동작을 제어하기 위한 제어 트랜지스터, 상기 전하에 의해 생성된 전압을 출력하기 위한 소스 폴로워 트랜지스터를 구비하며, 상기 광전 변환부가 상기 소스 폴로워 트랜지스터의 게이트 전극에 전기적으로 접속되어 있으며 제1 전도도를 갖고 있는 제3 영역, 및 상기 제3 영역내에 형성되어 있으며 제1 전도도를 갖고 있는 제1 영역을 구비하는 것을 특징으로 하는 고체 촬상 센서가 제공된다.
본 발명에 따르면, 광전 변환부가 소스 폴로워 트랜지스터에 전기적으로 접속되어 있는 영역과 상기 영역으로 부터 제어 게이트로 연장되는 영역을 제외한 영역은 제어 MOSFET의 고레벨 전위에 의해서 공핍화된다. 그러므로, 상기 광전 변환부의 기생 용량 C를 저감시키는 것이 가능하다. 그 결과, 신호 전하에 의해서 발생된 전위 변화 V를 더 크게할 수 있어 출력 전송 효율이 향상된다.
또한, 본 발명은 2, 3 또는 그 이상의 레벨 사이에서 입사광량에 대한 신호 출력 특성을 전환할 수 있다. 이로 인해 높은 다이나믹 레인지가 확보된다.
본 발명의 몇몇 실시예에서, 제2 전도도를 갖고 있으며 접지 전압으로 고정된 반도체 영역은 제1 전도도를 갖고 있으며 공핍화되어 있는 반도체 영역에 형성될 수 있다. 그러므로, 실리콘과 산화막 사이의 계면에서 발생된 전류는 재결합(recombination)에 의해 제거될 수 있으므로 광전 변환에 의해 발생되지 않은 노이즈가 저감된다.
도 1은 종래의 CMOS 센서 내의 기본 셀의 단면도이며 신호 전하가 광전 변환부에 축적되는 광전 변환부를 보여주는 도면.
도 2는 종래의 CMOS 센서 내의 기본 셀의 단면도이며 광전 변환부에 있는 신호 전하가 리셋된 광전 변환부를 보여주는 도면.
도 3a는 도 1 및 2에 도시된 CMOS 센서의 블럭도.
도 3b는 도 1 및 2에 도시된 CMOS 센서의 회로도.
도 4는 종래의 센서에 있어서 입사광량 및 전위와 출력 전압간의 관계를 보여주는 그래프.
도 5는 본 발명의 제1 실시예에 따른 CMOS 센서내의 기본 셀의 단면도.
도 6은 본 발명의 제1 실시예에 따른 CMOS 센서에서 입사광량 및 전위와 출력 전압간의 관계를 보여주는 그래프.
도 7은 본 발명의 제2 실시예에 따른 CMOS 센서에 있어서의 기본 셀의 단면도.
도 8은 본 발명의 제2 실시예에 따른 CMOS 센서에서 입사광량 및 전위와 출력 전압간의 관계를 보여주는 그래프.
도 9는 본 발명의 제3 실시예에 따른 CMOS 센서내의 기본 셀의 단면도.
도 10은 본 발명의 제4 실시예에 따른 CMOS 센서내의 기본 셀의 단면도.
도 11은 본 발명의 제5 실시예에 따른 CMOS 센서내의 기본 셀의 단면도.
도 12는 본 발명의 제6 실시예에 따른 CMOS 센서내의 기본 셀의 단면도.
도 13은 본 발명의 제6 실시예에 따른 CMOS 센서내의 기본 셀의 변형에 대한 부분 단면도.
도 14는 본 발명의 제7 실시예에 따른 CMOS 센서내의 기본 셀의 단면도.
도 15는 본 발명의 제7 실시예에 따른 CMOS 센서에서 입사광량 및 전위와 출력 전압간의 관계를 보여주는 그래프.
도 16은 본 발명의 제8 실시예에 따른 CMOS 센서내의 기본 셀의 단면도.
도 17은 본 발명의 제9 실시예에 따른 CMOS 센서내의 기본 셀의 단면도.
도 18은 본 발명의 제10 실시예에 따른 CMOS 센서내의 기본 셀의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101: 반도체 기판
102: p형 웰층
103a, 103b: p+반도체 영역
105, 106: n+반도체 영역
202: 제1 MOSFET
203: 제2 MOSFET
(제1 실시예)
도 5 은 본 발명의 제1 실시예에 따른 CMOS 센서의 기본 셀을 보여주는 도면이다. 도 1에 도시된 소자들 또는 부분들에 대응하는 부분 또는 소자들에는 동일 참조 부호를 병기하였다.
도 5 에 도시된 바와 같이, 제1 실시예에 따른 CMOS 센서의 기본 셀은 p형 반도체 기판(101), 이 반도체 기판(101)내에 형성되어 p형 반도체 기판(101)의 표면에서 부분적으로 노출된 p형 웰 층(102), p형 반도체 기판(101)의 표면에 노출되어 있으며 반도체 디바이스가 각각에 제조되는 인접한 영역들로 부터 한 영역을 절연시키는 p+반도체 영역(103a 및 103b), p형 웰(102)과 p+반도체 영역(103a) 사이에 삽입되어 있는 제1 영역 또는 n+반도체 영역(106), n+반도체 영역(106)과 p+반도체 영역(103a) 사이에 형성된 제2 영역 또는 n형 반도체 영역(114), p형 웰(102)과 p+반도체 영역(103b) 사이에 삽입되어 있는 n+반도체 영역(105), p형 반도체 영역(101)의 표면에 나타나는 p형 웰(102)의 일부에 대해 마주보는 관계로 게이트 전극을 갖고 있는 제어 MOSFET(201), 소스 폴로워 증폭기로서 작용하는 제1 MOSFET(202), 및 수평 선택 스위치로서 작용하는 제2 MOSFET(203)로 구성된다.
CMOS 센서의 기본 셀은 제2 MOSFET(203)을 통해서 외부 회로에 전기적으로 접속된다.
외부 회로는 소스 폴로워 증폭기(202)의 부하로서 작용하는 제3 MOSFET(204), 다크 출력을 전송하기 위한 제4 MOSFET(205), 브라이트 출력을 전송하기 위한 제5 MOSFET(206), 제4 MOSFET(205)의 소스 또는 드레인에 전기적으로 접속되어 다크 출력을 축적하기 위한 제1 캐패시터(207), 및 제5 MOSFET(206)의 소스 또는 드레인에 전기적으로 접속되어 브라이트 출력을 축적하기 위한 제2 캐패시터(208)로 구성되어 있다.
제2 MOSFET(203)는 제3 MOSFET(204)에 전기적으로 접속되어 있다. 제1 영역 또는 n+반도체 영역(106)은 제1 MOSFET(202)의 게이트에 전기적으로 접속되어 있다. n+반도체 영역(105)은 제어 MOSFET(201)의 드레인으로서 작용한다.
제1, 제2, 및 제3 MOSFET(202,203 및 204)은 전압 VSS와 전압 VDD 사이에서 서로 직렬로 접속되어 있다. 제5 및 제6 MOSFET(205 및 206)의 소스들 및 드레인들중 한쪽은 제2 및 제3 MOSFET(203 및 204) 사이에 배치된 노드에 전기적으로 접속되어 있고 다른 쪽은 제1 및 제2 캐패시터(207 및 208) 그리고 출력 단자에 전기적으로 접속되어 있다.
도 5 에 도시된 바와 같이, 제1 영역 또는 n+반도체 영역(106)은 p형 웰 층(102)상에 형성되어 있으며 제어 MOSFET(201)의 게이트의 한 단부 바로 아래에 배치된 한 단부를 갖고 있다.
p+반도체 영역(103a 및 103b)는 접지되어 있다. n+반도체 영역(105)은 소스 전압 VDD와 전기적으로 접속되어 있다.
종래의 CMOS 센서의 기본 셀과 비교해 보면, 도 5에 도시된 제1 실시예에 따른 CMOS 센서의 기본 셀은 광전 변환부가 제1 영역 또는 n+반도체 영역(106) 및 제2 영역 또는 n형 반도체 영역(114)으로 구성되어 있다는 것을 특징으로 한다.
제1 영역(106)은 n형 불순물로 고농도로 도핑되고, 제2 영역(114)은 n형 불순물로 저농도로 도핑된다.
p형 웰층(102)과 p+반도체 영역(103a)과 제2 영역(114) 사이의 접합부에는 공핍층(depletion layer)이 형성된다. 제1 실시예에 따르면, 공핍층을 광전 변환부(301)쪽으로 연장시킬 수 있다. 따라서, 도 6에 도시된 바와 같이, 광전 변환부(301)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.
[제2 실시예]
도 7은 제2 실시예에 따른 CMOS 센서의 기본 셀을 도시하고 있다. 도 1의 소자에 대응하는 부분 및 소자들은 동일한 참조 번호로 표시되어 있다.
제2 실시예는, 제2 영역이 n형 반도체 영역(114) 대신에 n-반도체 영역(108)으로 구성된다는 것만이 도 5에 도시된 제1 실시예와 구조적으로 상이하다.
즉, 제2 실시예에서의 광전 변환부(302)는 제1 영역 또는 n+반도체 영역(106) 및 제2 영역 또는 n형 반도체 영역(108)으로 구성된다.
p형 웰층(102)과 p+반도체 영역(103a)과 제2 영역(108) 사이의 접합부에는 공핍층이 형성된다. 제2 실시예에 따르면, 공핍층을 광전 변환부(302)쪽으로 연장시킬 수 있다. 따라서, 도 7에 도시된 바와 같이, 광전 변환부(302)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.
저농도로 도핑된 n형 반도체 영역으로 구성된 제2 영역(108)이 공핍화되더라도, 제2 영역(108)은 고농도로 도핑된 n형 반도체 영역(106)과 작용하여 광전 변환부(302)를 형성한다. 광전 변환에 의해 발생된 신호 전하들은, 도 7의 하부에 도시된 바와 같이 큰 전위를 갖는 제1 영역(106) 및 제2 영역(108)에 순차적으로 축적된다.
또한, 신호 전하가 제1 영역(106)에 축적되어 있을 때의 리셋 전위 VDD에서 제1 전위 "a"까지의 광전 변환부(302)의 기생 용량 C1은, 신호 전하가 제2 영역(108)에 축적되어 있을 때의 제1 전위 "a"에서 제2 전위 "c"까지의 광전 변환부(302)의 기생 용량 C2보다 작다.
따라서, 도 8에 도시된 바와 같이, 입사광량과 출력 전압 사이에 2 단계 특성이 얻어지며, 높은 다이나믹 레인지(dynamic range)가 보장된다.
[제3 실시예]
도 9는 제3 실시예에 따른 CMOS 센서의 기본 셀을 도시하고 있다. 도 1의 소자에 대응하는 부분 및 소자들은 동일한 참조 번호로 표시되어 있다.
제3 실시예는, 제2 영역 또는 n형 반도체 영역(114)이 p형 웰(102)과 p+반도체 영역(103a) 사이에 삽입되어 있는 제3 영역 또는 n형 반도체 영역(107)으로 대체된다는 것만이 도 5에 도시된 제1 실시예와 구조적으로 상이하다.
도 9에 도시된 바와 같이, 제3 영역 또는 n형 반도체 영역(107)은 제어 MOSFET(201)의 게이트 전극의 바로 하부까지 연장된다. 제1 영역(106)은 제3 영역(107)에 형성된다. 즉, 제1 영역 또는 n+반도체 영역(106)은 p형 반도체 기판(101)의 표면에 부분적으로 노출되지만, p형 반도체 기판(101)의 표면에 노출된 부분을 제외한 제3 영역 또는 n형 반도체 영역(107)에 의해 완전히 둘러싸여진다.
즉, 제3 실시예에서의 광전 변환부(303)는 제1 영역 또는 n+반도체 영역(106) 및 제3 영역 또는 n형 반도체 영역(107)으로 구성된다.
p형 웰층(102)과 p+반도체 영역(103a)과 제3 영역(107) 사이의 접합부에는 공핍층이 형성된다. 제3 실시예에 따르면, 공핍층을 광전 변환부(303)쪽으로 연장시킬 수 있다. 따라서, 광전 변환부(303)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.
더우기, 제3 실시예에 따른 CMOS 센서는 제5 실시예에 따른 후술되는 CMOS 센서보다 적은 수의 제조 공정으로 제조될 수 있다.
[제4 실시예]
도 10은 제4 실시예에 따른 CMOS 센서의 기본 셀을 도시하고 있다. 도 1의 소자에 대응하는 부분 및 소자들은 동일한 참조 번호로 표시되어 있다.
제4 실시예는, 제어 MOSFET(201)의 드레인으로서 기능하는 n+반도체 영역(105)이 n형 반도체 영역(105a)으로 대체된다는 것만이 도 9에 도시된 제3 실시예와 구조적으로 상이하다.
제4 실시예에 따르면, 제3 실시예와 유사하게, 공핍층을 광전 변환부(303)쪽으로 연장할 수 있다. 따라서, 광전 변환부(303)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.
더우기, 제4 실시예에 따른 CMOS 센서는 제5 실시예에 따른 후술되는 CMOS 센서보다 적은 수의 제조 공정으로 제조될 수 있다.
[제5 실시예]
도 11은 제5 실시예에 따른 CMOS 센서의 기본 셀을 도시하고 있다. 도 1의 소자에 대응하는 부분 및 소자들은 동일한 참조 번호로 표시되어 있다.
제5 실시예에서는, CMOS 센서가, p형 웰층(102) 상에 형성되어 있으며 p+반도체 영역(103a)과 제3 영역 또는 n형 반도체 영역(107) 사이에 삽입되어 있는 제4 영역 또는 n형 반도체 영역(115)을 더 포함한다는 것만이 도 9에 도시된 제3 실시예와 구조적으로 상이하다.
도 11에 도시된 바와 같이, p형 웰층(102) 상에, p+반도체 영역(103a)과 제3 영역(107) 사이에 삽입되어 제4 영역 또는 n형 반도체 영역(115)이 형성된다. 즉, 제4 영역 또는 n형 반도체 영역(115)은, 도 9에 도시된 제3 영역의 길이보다 짧은 길이로 제3 실시예에서 제3 영역 또는 n형 반도체 영역(107)을 제조함으로써 형성된 빈 영역(vacant region)에 형성된다.
제5 실시예에서의 광전 변환부(305)는 제1 영역 또는 n+반도체 영역(106), 제3 영역 또는 n형 반도체 영역(107) 및 제4 영역 또는 n형 반도체 영역(115)으로 구성된다.
p형 웰층(102)과 p+반도체 영역(103a)과 제3 및 제4 영역(107 및 115) 사이의 접합부에 공핍층이 형성된다. 제5 실시예에 따르면, 제1 영역 또는 n+반도체 영역(106)보다 저농도로 n형 불순물을 포함하는 제3 영역 또는 n형 반도체 영역(107)이 p형 웰층(102)과 p+반도체 영역(103a) 사이에 형성되기 때문에 공핍층을 광전 변환부(305)쪽으로 연장시킬 수 있다. 따라서, 광전 변환부(305)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.
[제6 실시예]
도 12는 제6 실시예에 따른 CMOS 센서의 기본 셀을 도시하고 있다. 도 1의 소자에 대응하는 부분 및 소자들은 동일한 참조 번호로 표시되어 있다.
제6 실시예에서는, 제4 영역이 n형 반도체 영역(115) 대신에 n형 반도체 영역(116)으로 구성된다는 것만이 도 11에 도시된 제5 실시예와 구조적으로 상이하다.
제6 실시예에서의 광전 변환부(306)는 제1 영역 또는 n+반도체 영역(106), 제3 영역 또는 n형 반도체 영역(107) 및 제4 영역 또는 n형 반도체 영역(116)으로 구성된다.
p형 웰층(102)과 p+반도체 영역(103a)과 제3 및 4 영역(107 및 115) 사이의 접합부에 공핍층이 형성된다. 제6 실시예에 따르면, 제1 영역 또는 n+반도체 영역(106)보다 저농도로 n형 불순물을 포함하는 제3 영역 또는 n형 반도체 영역(107)이 p형 웰층(102)과 p+반도체 영역(103a) 사이에 형성되기 때문에 공핍층을 광전 변환부(306)쪽으로 연장시킬 수 있다. 따라서, 광전 변환부(306)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.
저농도로 도핑된 n형 반도체 영역으로 구성된 제4 영역(116)이 공핍화되더라도, 제4 영역(116)은 제1 영역(106)과 제3 영역(107)과 작용하여 광전 변환부(306)를 형성한다. 광전 변환에 의해 발생된 신호 전하들은, 도 12의 하부에 도시된 바와 같이 큰 전위를 갖는 제1 영역(106) 및 제3 영역(107)에 순차적으로 축적된다.
또한, 제2 실시예와 유사하게, 신호 전하가 제1 영역(106)에 축적되어 있을 때의 리셋 전위 VDD에서 제1 전위 "a"까지의 광전 변환부(306)의 기생 용량 C1은, 신호 전하가 제4 영역(116)에 축적되어 있을 때의 제1 전위 "a"에서 제2 전위 "c"까지의 광전 변환부(306)의 기생 용량 C2보다 작다. 따라서, 도 8에 도시된 바와 같이, 입사광량과 출력 전압 사이에 2 단계 특성이 얻어지며, 높은 다이나믹 레인지(dynamic range)가 보장된다.
도 11 및 도 12에 도시된 제5 및 제6 실시예에서, 제1 영역 또는 n+반도체 영역(106)은 제3 영역 또는 n형 반도체 영역(107)으로 완전히 둘러싸인다. 도 11 및 도 12에 도시된 바와 같은 방식으로 항상 제1 영역(106)을 형성할 필요는 없다.
도 13은 제1 영역 또는 n+반도체 영역(106)의 변형예를 도시한다. 도 13에 도시된 바와 같이, 제1 영역 또는 n+반도체 영역(106)은 제3 영역 또는 n형 반도체 영역(107)에 의해 부분적으로 둘러싸일 수도 있으며, 제3 영역(107)에 의해 둘러싸이지 않는 부분에서 제4 영역(115 또는 116)에 인접하게 형성될 수도 있다.
[제7 실시예]
도 14는 제7 실시예에 따른 CMOS 센서의 기본 셀을 도시하고 있다. 도 1의 소자에 대응하는 부분 및 소자들은 동일한 참조 번호로 표시되어 있다.
제7 실시예는, CMOS 센서가 하나의 제4 영역 또는 n형 반도체 영역(116) 대신에 복수개의 부 영역(sub-region)으로 구성된 제4 영역을 포함한다는 것만이 도 12에 도시된 제6 실시예와 구조적으로 상이하다.
제7 실시예에서의 제4 영역은 n-반도체 영역을 구성하는 제1 부 영역(117) 및 n-반도체 영역을 구성하는 제2 부 영역(118)으로 구성된다. 제1 부 영역(117)은 제3 영역(107)에 인접하여 형성되며, 제2 부 영역(118)은 제1 부 영역(117)에 인접하여 형성된다.
제1 부 영역 또는 n-반도체 영역(117)은 제어 MOSFET(201)의 고레벨 전위에 의해 공핍화된다.
제2 부 영역(118)은 제1 부 영역(117)의 농도보다 저 농도로 n형 불순물을 포함하도록 설계되어 있다.
제7 실시예에서의 광전 변환부(307)는 제1 영역 또는 n+반도체 영역(106), 제3 영역 또는 n형 반도체 영역(107), 제1 부 영역 또는 n-반도체 영역(117) 및 제2 부 영역 또는 n-반도체 영역(118)으로 구성된다.
p형 웰층(102)과 p+반도체 영역(103a)과 제2 부 영역 또는 n-반도체 영역(118) 사이의 접합부에 공핍층이 형성된다. 제7 실시예에 따르면, 공핍층을 광전 변환부(307)쪽으로 연장시킬 수 있다. 따라서, 광전 변환부(307)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.
제4 영역(116)을 구성하는 제1 및 제2 부 영역(117 및 118)이 공핍화되더라도, 제2 및 제6 실시예와 유사하게, 제1 및 제2 부 영역(117 및 118)은 제1 영역(106)과 제3 영역(107)과 작용하여 광전 변환부(307)를 형성한다. 광전 변환에 의해 발생된 신호 전하들은, 도 14의 하부에 도시된 바와 같이 큰 전위를 갖는 제1 영역(106) 및 제3 영역(107)에 순차적으로 축적된다.
또한, 제2 실시예와 유사하게, 신호 전하가 제1 영역(106)에 축적되어 있을 때의 리셋 전위 VDD에서 제1 전위 "a"까지의 광전 변환부(307)의 기생 용량 C1은, 신호 전하가 제1 부 영역(117)에 축적되어 있을 때의 제1 전위 "a"에서 제2 전위 "b"까지의 광전 변환부(307)의 기생 용량 C2보다 작다. 또한, 기생 용량 C2은 신호 전하가 제2 부 영역(118)에 축적되어 있을 때의 제2 전위 "b"에서 제3 전위 "c"까지의 광전 변환부(307)의 기생 용량 C3보다 작다. 따라서, 도 15에 도시된 바와 같이, 입사광량과 출력 전압 사이에 3 단계 특성이 얻어지며, 높은 다이나믹 레인지가 보장된다.
제7 실시예에서, 제4 영역은 2개의 부 영역들(117 및 118)을 포함하도록 설계된다. 그러나, 제4 영역을 구성하는 부 영역들의 수는 2로 한정되지는 않는다. 제4 영역은 3개 이상의 부 영역들로 구성되도록 설계될 수도 있으며, 이 경우 제3 영역(107)에 인접하여 배치되어 있는 부 영역은 고농도의 불순물을 포함하는 것이 바람직하다.
제7 실시예에서의 제1 및 제2 부 영역(117 및 118)은 도 5에 도시된 바와 같이 제1 실시예에 따른 CMOS 센서에 형성될 수도 있다. 제1 및 제2 부 영역(117 및 118)이 제1 실시예에 따른 CMOS 센서에 적용될 때, 제1 및 제2 부 영역(117 및 118)은 p+반도체 영역(103a)과 제2 영역 또는 n형 반도체 영역(114) 사이에 형성된다.
[제8 실시예]
도 16은 제8 실시예에 따른 CMOS 센서의 기본 셀을 도시하고 있다. 도 1의 소자에 대응하는 부분 및 소자들은 동일한 참조 번호로 표시되어 있다.
제8 실시예는, CMOS 센서가, p형 웰층(102) 상에 형성되어 있으며 p+반도체 영역(103a)과 제3 영역 또는 n형 반도체 영역(107) 사이에 삽입되어 있는 제4 영역 또는 n형 반도체 영역(113), 및 제4 영역 또는 n형 반도체 영역(115) 대신에 제5 영역 또는 n형 반도체 영역(113) 상에 형성된 제6 영역 또는 p+반도체 영역(111)을 포함한다는 것만이 도 11에 도시된 제5 실시예와 구조적으로 상이하다
접지 전압(GND)은 제6 영역 또는 p+반도체 영역(111)에 인가된다.
제8 실시예에서의 광전 변환부(308)는 제1 영역 또는 n+반도체 영역(106), 제3 영역 또는 n형 반도체 영역(107), 제5 영역 또는 n형 반도체 영역(113) 및 제6 영역 또는 p+반도체 영역(111)으로 구성된다.
p형 웰층(102)과 p+반도체 영역(103a)과 제5 및 제6 영역(113 및 111) 사이의 접합부에 공핍층이 형성된다. 제8 실시예에 따르면, 공핍층을 광전 변환부(308)쪽으로 연장시킬 수 있다. 따라서, 광전 변환부(308)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.
제8 실시예에서의 제5 및 제6 영역(113 및 111)은 도 5에 도시된 바와 같이 제1 실시예에 따른 CMOS 센서에 형성될 수도 있다. 제5 및 제6 영역(113 및 111)이 제1 실시예에 따른 CMOS 센서에 적용될 때, 제5 및 제6 영역(113 및 111)은 p+반도체 영역(103a)과 제2 영역 또는 n형 반도체 영역(114) 사이에 형성된다.
[제9 실시예]
도 17은 제9 실시예에 따른 CMOS 센서의 기본 셀을 도시하고 있다. 도 1의 소자에 대응하는 부분 및 소자들은 동일한 참조 번호로 표시되어 있다.
제9 실시예는, 제5 영역이 n형 반도체 영역(113) 대신에 n-반도체 영역(110)으로 구성되어 있다는 것만이 도 16에 도시된 제8 실시예와 구조적으로 상이하다.
제9 실시예에서의 광전 변환부(309)는 제1 영역 또는 n+반도체 영역(106), 제3 영역 또는 n형 반도체 영역(107), 제5 영역 또는 n-반도체 영역(110) 및 제6 영역 또는 p+ 반도체 영역(111)으로 구성된다.
제5 영역 또는 n-반도체 영역(110)은 제어 MOSFET(201)의 고레벨 전위에 의해 공핍화된다.
p형 웰층(102)과 p+반도체 영역(103a)과 제5 및 제6 영역(110 및 111) 사이의 접합부에 공핍층이 형성된다. 제9 실시예에 따르면, 공핍층을 광전 변환부(309)쪽으로 연장시킬 수 있다. 따라서, 광전 변환부(309)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.
제5 영역 또는 n-반도체 영역(110)이 공핍화되더라도, 제2, 제6 및 제7 실시예와 유사하게, 제5 영역 또는 n-반도체 영역(110)은 제1 영역(106)과 제3 영역(107)과 작용하여 광전 변환부(309)를 형성한다. 광전 변환에 의해 발생된 신호 전하들은, 도 17의 하부에 도시된 바와 같이 큰 전위를 갖는 제1 영역(106) 및 제3 영역(107)에 순차적으로 축적된다.
또한, 제6 실시예와 유사하게, 신호 전하가 제1 영역(106)에 축적되어 있을 때의 리셋 전위 VDD에서 제1 전위 "a"까지의 광전 변환부(309)의 기생 용량 C1은, 신호 전하가 제5 영역(110)에 축적되어 있을 때의 제1 전위 "a"에서 제2 전위 "c"까지의 광전 변환부(309)의 기생 용량 C2보다 작다. 따라서, 도 8에 도시된 바와 같이, 입사광량과 출력 전압 사이에 2 단계 특성이 얻어지며, 높은 다이나믹 레인지가 보장된다.
또한, 제9 실시예에서, 고농도로 도핑된 p형 반도체 영역으로 구성되며 접지 전압에 고정되어 있는 제6 영역(111)이, 저농도로 도핑된 n형 반도체 영역으로 구성되며 공핍화된 제5 영역(110) 상에 형성되어 있기 때문에, 실리콘과 산화막 사이의 계면(interface)에서 발생된 전류가 재결합에 의해 제거될 수 있으므로 광전 변환에 의해 발생되지 않는 잡음이 저감될 수 있다.
제8 실시예의 제5 및 제6 영역(110 및 111)은 도 5에 도시된 제1 실시예에 따른 CMOS 센서에 형성될 수도 있다. 제5 및 제6 영역(110 및 111)이 제1 실시예에 따른 CMOS 센서에 적용될 때, 제5 및 제6 영역(110 및 111)은 p+반도체 영역(103a)과 제2 영역 또는 n형 반도체 영역(114) 사이에 형성된다.
[제10 실시예]
도 18은 제10 실시예에 따른 CMOS 센서의 기본 셀을 도시하고 있다. 도 1의 소자에 대응하는 부분 및 소자들은 동일한 참조 번호로 표시되어 있다.
제10 실시예는, CMOS 센서가 하나의 제6 영역 또는 p+반도체 영역(111) 대신에 복수개의 부 영역으로 구성된 제6 영역을 포함한다는 것만이 도 17에 도시된 제9 실시예와 구조적으로 상이하다.
즉, 제10 실시예에서의 제6 영역은 p+반도체 영역을 구성하는 제1 부 영역(111a) 및 p+반도체 영역을 구성하는 제2 부 영역(111b)으로 구성된다. 제1 부 영역(111a)은 제5 영역(110)상에 제3 영역(107)에 인접하여 형성되며, 제2 부 영역(111b)은 제5 영역(110) 상에 제1 부 영역(111a)에 인접하여 형성된다.
제1 부 영역 또는 p+반도체 영역(111a)에 접지 전압(GND)이 인가된다.
제2 부 영역(111b)은 제1 부 영역(111a)의 농도보다 고 농도로 n형 불순물을 포함하도록 설계되어 있다.
제10 실시예에서의 광전 변환부(310)는 제1 영역 또는 n+반도체 영역(106), 제3 영역 또는 n형 반도체 영역(107), 제5 영역 또는 n-반도체 영역(110) 및 제6 영역을 구성하는 제1 부 영역 또는 p+반도체 영역(111a) 및 제2 부 영역 또는 p+반도체 영역(111b)으로 구성된다.
제5 영역 또는 n-반도체 영역(110)은 제어 MOSFET(201)의 고레벨 전위에 의해 공핍화된다.
p형 웰층(102)과 p+반도체 영역(103a)과 제5 및 제6 영역(110 및 111a, 111b) 사이의 접합부에 공핍층이 형성된다. 제10 실시예에 따르면, 공핍층을 광전 변환부(310)쪽으로 연장시킬 수 있다. 따라서, 광전 변환부(310)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.
제5 영역 또는 n-반도체 영역(110)이 공핍화되더라도, 제9 실시예와 유사하게, 제5 및 n-반도체 영역(110)은 제1 영역(106)과 제3 영역(107)과 작용하여 광전 변환부(310)를 형성한다. 광전 변환에 의해 발생된 신호 전하들은, 도 18의 하부에 도시된 바와 같이 큰 전위를 갖는 제1 영역(106) 및 제3 영역(107)에 순차적으로 축적된다.
또한, 제7 실시예와 유사하게, 신호 전하가 제1 영역(106)에 축적되어 있을 때의 리셋 전위 VDD에서 제1 전위 "a"까지의 광전 변환부(310)의 기생 용량 C1은, 신호 전하가 제1 부 영역(111a)에 축적되어 있을 때의 제1 전위 "a"에서 제2 전위 "b"까지의 광전 변환부(310)의 기생 용량 C2보다 작다. 또한, 기생 용량 C2은 신호 전하가 제2 부 영역(111b)에 축적되어 있을 때의 제2 전위 "b"에서 제3 전위 "c"까지의 광전 변환부(310)의 기생 용량 C3보다 작다. 따라서, 도 15에 도시된 바와 같이, 입사광량과 출력 전압 사이에 3 단계 특성이 얻어지며, 높은 다이나믹 레인지가 보장된다.
또한, 제10 실시예에서, 고농도로 도핑된 p형 반도체 영역으로 구성되며 접지 전압에 고정되어 있는 제6 영역(111a 및 111b)이, 저농도로 도핑된 n형 반도체 영역으로 구성되며 공핍화된 제5 영역(110) 상에 형성되어 있기 때문에, 실리콘과 산화막 사이의 계면(interface)에서 발생된 전류가 재결합에 의해 제거될 수 있으므로 광전 변환에 의해 발생되지 않는 잡음이 저감될 수 있다.
제10 실시예에서 제5 영역(110) 및, 제6 영역(110a 및 111b)을 구성하는 제1 및 제2 부 영역(111a 및 111b)은 도 5에 도시된 제1 실시예에 따른 CMOS 센서에 형성될 수도 있다. 제5 영역(110) 및 제1 및 제2 부 영역(111a 및 111b)이 제1 실시예에 따른 CMOS 센서에 적용될 때, 제5 영역(110) 및 제1 및 제2 부 영역(111a 및 111b)은 p+반도체 영역(103a)과 제2 영역 또는 n형 반도체 영역(114) 사이에 형성된다.
제10 실시예에서, 제6 영역은 2개의 부 영역들(111a 및 111b)을 포함하도록 설계된다. 그러나, 제6 영역을 구성하는 부 영역들의 수는 2로 한정되지는 않는다. 제6 영역은 3개 이상의 부 영역들로 구성되도록 설계될 수도 있으며, 이 경우 제3 영역(107)에 인접하여 배치되어 있는 부 영역은 고농도의 불순물을 포함한다.
상술된 제1 내지 제10 실시예들은 변형될 수도 있다.
예를 들어, 반도체 영역의 수는 각 실시예에서 도시되어 있는 수로 한정되지 않는다.
상술된 실시예에서, 제어 MOSFET의 게이트는 광전 변환부의 전위를 소망의 전위로 리셋하도록 설계되어 있다. 그러나, 제어 게이트는 전위 리셋 동작뿐만 아니라 다른 동작들을 수행하도록 설계될 수도 있다는 것을 주목해야 한다.
제1 영역 또는 n+반도체 영역(106) 및 n+반도체 영역(105)은 공통층으로 형성될 수도 있다.
각각의 실시예에 있어서, 반도체 영역들은 반대 도전형을 가지도록 설계될 수도 있다. 예를 들어, p형 반도체 영역이 n형 반도체 영역으로 전환될 수도 있고 n형 반도체 영역이 p형 반도체 영역으로 전환될 수도 있다.
각각의 실시예에 있어서, n형 반도체 기판이 p형 반도체 기판대신에 사용될 수도 있다.
본 발명의 제1 실시예에 따르면, p형 웰층(102)과 p+반도체 영역(103a)과 제2 영역(114) 사이의 접합부에는 공핍층이 형성되며, 이러한 공핍층을 광전 변환부(301)쪽으로 연장시킬 수 있다. 따라서, 광전 변환부(301)의 기생 용량 C이 저감될 수 있으므로, 신호 전하에 의해 발생되는 전위 변동 V이 커지며 출력 변환 효율이 향상될 수 있다.

Claims (35)

  1. 제2 도전형을 갖는 반도체 층(102), 상기 반도체 층(102) 상에 형성되어 있으며 광을 전하로 변환하는 광전 변환부(301-310), 상기 반도체 층(102) 상에 형성되어 있으며 상기 광전 변환부(301-310)의 동작을 제어하는 제어 트랜지스터(201), 및 상기 전하에 의해 발생되는 전압을 출력하는 소스 폴로워 트랜지스터(source follower transistor;202)를 포함하는 고체 촬상 센서(solid-state image sensor)에 있어서, 상기 광전 변환부(301-310)는
    제1 도전형을 가지며 상기 제어 트랜지스터(201)의 게이트 전극으로 연장되며, 상기 소스 폴로워 트랜지스터(202)의 게이트 전극과 전기 접속되어 있는 제1 영역(106), 및
    제1 도전형을 가지며 상기 제1 영역(106)에 인접하여 형성되어 있는 제2 영역(114, 108)
    을 포함하는 고체 촬상 센서.
  2. 제1항에 있어서, 상기 광전 변환부(301-310)는, 제1 도전형을 가지며 상기 제2 영역(114, 108)에 인접하여 형성되어 있는 제4 영역(115, 116)을 더 포함하는 고체 촬상 센서.
  3. 제1항에 있어서, 상기 광전 변환부(301-310)는, 제1 도전형을 가지며 상기 반도체 영역(102) 상에서 상기 제2 영역(114, 108)에 인접하여 형성되어 있는 제5 영역(110, 113), 및 제2 도전형을 가지며 상기 제5 영역(110, 113) 상에 형성되어 있는 제6 영역(111)을 더 포함하는 고체 촬상 센서.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제어 트랜지스터(201)에 대해 상기 제1 영역(106)과 대향 배치되어 있는 확산층(105a)은 상기 제1 영역(106)과 동일한 도전형을 가지며, 동일한 불순물 농도를 갖고 있는 고체 촬상 센서.
  5. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제2 영역(114, 108)은 상기 제1 영역(106)보다 불순물 농도가 작은 고체 촬상 센서.
  6. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1 영역(106)은 상기 소스 폴로워 트랜지스터(202)의 게이트 전극과 전기 접속되어 있는 고체 촬상 센서.
  7. 제2항에 있어서, 상기 제4 영역(115, 116)은 복수의 부 영역(sub-regions;117, 118)으로 구성되어 있는 고체 촬상 센서.
  8. 제2항에 있어서, 상기 제2 및 제4 영역(114, 108;115, 116)은 상기 제어 트랜지스터(201)의 고레벨 전압에 의해 공핍화되고, 상기 제2 영역(114, 108)의 공핍화 전압 레벨은 상기 제4 영역(115, 116)의 공핍화 전압 레벨보다 큰 고체 촬상 센서.
  9. 제7항에 있어서, 상기 제2 영역(114, 108) 및 상기 제4 영역(115, 116)의 상기 부 영역(117, 118)은 상기 제어 트랜지스터(201)의 고레벨 전압에 의해 공핍화되며, 상기 제2 영역(114, 108)의 공핍화 전압 레벨은 상기 제4 영역(115, 116)의 공핍화 전압 레벨보다 크며, 상기 제4 영역(115, 116)의 상기 부 영역(117, 118) 각각의 공핍화 전압 레벨이 상기 제1 영역(106)에 인접하여 배치될수록 보다 큰 고체 촬상 센서.
  10. 제7항에 있어서, 상기 제4 영역(115, 116)의 부 영역(117, 118)은 불순물 농도가 거의 동일한 고체 촬상 센서.
  11. 제7항에 있어서, 상기 제3 영역(107)에 더 인접하여 배치된 제4 영역(115, 116)의 부 영역(117, 118)이 더 높은 불순물 농도를 갖는 고체 촬상 센서.
  12. 제2항에 있어서, 상기 제1 영역(106)은 상기 제4 영역(115, 116)의 불순물 농도와 불순물 농도가 거의 동일한 고체 촬상 센서.
  13. 제3항에 있어서, 상기 제6 영역(111)은 복수의 부 영역(111a, 111b)으로 구성되어 있는 고체 촬상 센서.
  14. 제13항에 있어서, 상기 제6 영역(111)의 상기 부 영역(111a, 111b)은 불순물 농도가 거의 동일한 고체 촬상 센서.
  15. 제13항에 있어서, 상기 제1 영역(106)에 더 인접하여 배치된 상기 제6 영역(111)의 상기 부 영역(111a, 111b)이 더 높은 불순물 농도를 갖는 고체 촬상 센서.
  16. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어 트랜지스터는 상기 광전 변환부의 전위를 소망의 전위로 리셋시키는 고체 촬상 센서.
  17. 제2 도전형을 갖는 반도체 층(102), 상기 반도체 층(102) 상에 형성되어 있으며 광을 전하로 변환하는 광전 변환부(303-310), 상기 반도체 층 상에 형성되어 있으며 상기 광전 변환부(303-310)의 동작을 제어하는 제어 트랜지스터(201), 및 상기 전하에 의해 발생되는 전압을 출력하는 소스 폴로워 트랜지스터(202)를 포함하는 고체 촬상 센서에 있어서, 상기 광전 변환부(303-310)는
    제1 도전형을 가지며 상기 소스 폴로워 트랜지스터(202)의 게이트 전극과 전기 접속되어 있는 제3 영역(107), 및
    제1 도전형을 가지며 상기 제3 영역(107)에 형성되어 있는 제1 영역(106)
    을 포함하는 고체 촬상 센서.
  18. 제17항에 있어서, 상기 광전 변환부(303-310)는, 제1 도전형을 가지며 상기 제3 영역(107)에 인접하여 형성되어 있는 제4 영역(115, 116)을 더 포함하는 고체 촬상 센서.
  19. 제17항에 있어서, 상기 광전 변환부(303-310)는, 제1 도전형을 가지며 상기 반도체 영역(102) 상에서 상기 제3 영역(107)에 인접하여 형성되어 있는 제5 영역(110, 113), 및 제2 도전형을 가지며 상기 제5 영역(110, 113) 상에 형성되어 있는 제6 영역(111)을 더 포함하는 고체 촬상 센서.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 제1 및 제3 영역(106, 107)은 상기 제어 트랜지스터(201)의 고 레벨 전압에 의해 공핍화되지 않는 고체 촬상 센서.
  21. 제17항 내지 제19항중 어느 한 항에 있어서, 상기 제3 영역(107)은 상기 제1 영역(106)보다 불순물 농도가 작은 고체 촬상 센서.
  22. 제17항 내지 제19항중 어느 한 항에 있어서, 상기 제1 영역(106)은 상기 소스 폴로워 트랜지스터(202)의 게이트 전극과 전기 접속되어 있는 고체 촬상 센서.
  23. 제17항 내지 제19항중 어느 한 항에 있어서, 상기 제어 트랜지스터(201)에 대해 상기 제1 영역(106)과 대향 배치되어 있는 확산층(105a)은 상기 제1 영역(106)과 도전형이 동일하며, 불순물 농도가 동일한 고체 촬상 센서.
  24. 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 제1 영역(106)은 상기 제3 영역(107)으로 완전히 둘러싸여 있는 고체 촬상 센서.
  25. 제18항 또는 제19항에 있어서, 상기 제1 영역(106)은 상기 제3 영역(107)으로 부분적으로 둘러싸여 있고, 상기 제3 영역(107)으로 둘러싸여 있지 않은 부분에서 상기 제4 영역(115, 116) 또는 상기 제5 및 제6 영역(110, 113;111)에 인접하여 배치되어 있는 고체 촬상 센서.
  26. 제18항에 있어서, 상기 제4 영역(115, 116)은 복수의 부 영역(117, 118)으로 구성되어 있는 고체 촬상 센서.
  27. 제18항에 있어서, 상기 제3 및 제4 영역(107;115, 116)은 상기 제1 영역(106)보다 불순물 농도가 작은 고체 촬상 센서.
  28. 제18항에 있어서, 상기 제4 영역(115, 116)은 상기 제3 영역(107)보다 불순물 농도가 작은 고체 촬상 센서.
  29. 제26항에 있어서, 상기 제4 영역(115, 116)의 부 영역(117, 118)은 불순물 농도가 거의 동일한 고체 촬상 센서.
  30. 제26항에 있어서, 상기 제3 영역(107)에 더 인접하여 배치된 상기 제4 영역(115, 116)의 상기 부 영역(117, 118)이 더 높은 불순물 농도를 갖는 고체 촬상 센서.
  31. 제18항에 있어서, 상기 제1 영역(106)은 상기 제4 영역(115, 116)과 불순물 농도가 거의 동일한 고체 촬상 센서.
  32. 제19항에 있어서, 상기 제6 영역(111)은 복수의 부 영역(111a, 111b)으로 구성되어 있는 고체 촬상 센서.
  33. 제32항에 있어서, 상기 제6 영역(111)의 상기 부 영역(111a, 111b)은 불순물 농도가 거의 동일한 고체 촬상 센서.
  34. 제32항에 있어서, 상기 제3 영역(107)에 더 인접하여 배치된 상기 제6 영역(111)의 상기 부 영역(111a, 111b)이 더 높은 불순물 농도를 갖는 고체 촬상 센서.
  35. 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 제어 트랜지스터는 상기 광전 변환부의 전위를 소망의 전위로 리셋시키는 고체 촬상 센서.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794627B2 (en) * 2001-10-24 2004-09-21 Foveon, Inc. Aggregation of active pixel sensor signals
US7205593B2 (en) 2002-09-13 2007-04-17 Matsushita Electric Industrial Co., Ltd. MOS image pick-up device and camera incorporating the same
JP2005079338A (ja) * 2003-08-29 2005-03-24 Matsushita Electric Ind Co Ltd 固体撮像装置とその製造方法
US7541627B2 (en) * 2004-03-08 2009-06-02 Foveon, Inc. Method and apparatus for improving sensitivity in vertical color CMOS image sensors
KR100741920B1 (ko) * 2004-12-30 2007-07-24 동부일렉트로닉스 주식회사 씨모스(ｃｍｏｓ) 이미지 센서의 제조 방법
JP4878123B2 (ja) * 2005-02-07 2012-02-15 浜松ホトニクス株式会社 固体撮像装置
DE102007048890B3 (de) * 2007-10-11 2009-03-19 MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. DEPFET-Transistor mit großem Dynamikbereich und Halbleiterdetektor
JP5283216B2 (ja) * 2008-07-31 2013-09-04 国立大学法人静岡大学 高速電荷転送フォトダイオード、ロックインピクセル及び固体撮像装置
JP6161454B2 (ja) 2013-07-25 2017-07-12 キヤノン株式会社 光電変換装置、その製造方法及びカメラ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6313582A (ja) 1986-07-04 1988-01-20 Hitachi Ltd 固体撮像装置
JP3697769B2 (ja) * 1995-02-24 2005-09-21 株式会社ニコン 光電変換素子及び光電変換装置
JP3648518B2 (ja) 1995-03-06 2005-05-18 株式会社日立製作所 固体撮像装置
JP3553576B2 (ja) 1996-03-22 2004-08-11 株式会社ニコン 固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法
US6051857A (en) * 1998-01-07 2000-04-18 Innovision, Inc. Solid-state imaging device and method of detecting optical signals using the same

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