KR19990075338A - T-gate fabrication method of a water-doped high electron mobility transistor - Google Patents
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Abstract
본 발명은, 반절연 GaAs 기판, 버퍼층, InGaAs 채널층, 스페이서층, 쇼트키층 및 캡층을 포함하는 수도모픽 고 전자 이동도 트랜지스터의 T-게이트 제조 방법에 관한 것으로서, 캡층 위에 소정의 절연 물질층을 증착하는 단계와, 이 절연 물질층 위에 포토레지스트를 도포하고, 포토리소그라피법을 사용하여 0.5-1.0㎛ 길이의 패턴을 형성하는 단계와, 산소 플라즈마를 이용한 리액티브 이온 에칭법에 의해 포토레지스트를 에칭하여 0.2㎛ 이하의 길이를 갖는 포토레지스트 패턴을 형성하는 단계, 및 이 0.2㎛ 이하의 길이를 갖는 포토레지스트 패턴을 이용하여 0.2㎛ 이하의 길이를 갖는 T-게이트를 제조하는 단계들을 포함한다.The present invention relates to a method for fabricating a T-gate of a Si-doped high electron mobility transistor including a semi-insulating GaAs substrate, a buffer layer, an InGaAs channel layer, a spacer layer, a Schottky layer and a cap layer, Depositing a photoresist on the insulating material layer, forming a pattern having a length of 0.5 to 1.0 m using photolithography, and forming a photoresist by a reactive ion etching method using an oxygen plasma Etching to form a photoresist pattern having a length of 0.2 mu m or less, and using the photoresist pattern having a length of 0.2 mu m or less to manufacture a T-gate having a length of 0.2 mu m or less.
Description
본 발명은 수도모픽 고 전자 이동도 트랜지스터에 관한 것으로서, 특히 수도모픽 고 전자 이동도 트랜지스터의 T-게이트 제조 방법에 관한 것이다.The present invention relates to a water-doped high electron mobility transistor, and more particularly, to a T-gate manufacturing method of a water-doped high electron mobility transistor.
수도모픽 고 전자 이동도 트랜지스터(pseudomorphic High Electron Mobility Transistor; 이하 p-HEMT)는, 고 주파수 및 저 잡음(noise) 등과 같은 특성으로 인하여 마이크로파나 ㎜파를 이용한 소자 및 광통신 소자로서 그 응용 범위가 점점 넓어지고 있다.A pseudomorphic high electron mobility transistor (p-HEMT) is a device and optical communication device using microwave or ㎜ wave due to characteristics such as high frequency and low noise. It is getting wider.
상기와 같은 p-HEMT로서, 가장 적은 잡음 특성을 보이며, InAs/InGaAs/InP 이종 접합 구조를 갖는 p-HEMT가 주로 사용되었으나, 안정성이 낮으며 각종 결함 및 제조 공정의 컨트롤이 어렵다는 단점으로 인하여, 현재에는 AlGaAs/InGaAs/GaAs의 이종 접합 구조를 갖는 p-HEMT에 대한 연구가 활발히 진행되고 있다.As the p-HEMT, p-HEMT having the least noise characteristic and having the InAs / InGaAs / InP heterojunction structure was mainly used, but due to its low stability and difficulties in controlling various defects and manufacturing processes, Currently, p-HEMTs with heterojunction structure of AlGaAs / InGaAs / GaAs are actively studied.
도 1은 이와 같은 AlGaAs/InGaAs/GaAs의 이종 접합 구조를 갖는 p-HEMT의 에피택시층의 구조를 나타내 보인 단면도이다. 도시된 바와 같이, p-HEMT는, 반절연(Semi-Insulating) GaAs 기판(10) 상에 GaAs 버퍼층(11), InGaAs 채널층(12), AlGaAs 스페이서층(13), Si 델타 도핑(14), AlGaAs 쇼트키층(15) 및 GaAs 캡층(16)이 순차적으로 형성된 구조로 이루어져 있다. 그리고, 소스 전극(17) 및 드레인 전극(18)이 GaAs 캡층(16)에서 InGaAs 채널층(12)에 이르기까지 각각 오믹(omhic) 접촉을 형성하며, 그 사이에는 게이트 전극(19)이 AlGaAs 쇼트키층(15)과 쇼트키(schottky) 접촉(19s)을 형성한다.1 is a cross-sectional view showing the structure of an epitaxial layer of a p-HEMT having a heterojunction structure of AlGaAs / InGaAs / GaAs. As shown, the p-HEMT includes a GaAs buffer layer 11, an InGaAs channel layer 12, an AlGaAs spacer layer 13, a Si delta-doping layer 14, and a buffer layer 14 on a semi-insulating GaAs substrate 10. , An AlGaAs Schottky layer 15 and a GaAs cap layer 16 are sequentially formed. The source electrode 17 and the drain electrode 18 form an ohmic contact from the GaAs cap layer 16 to the InGaAs channel layer 12 and between them the gate electrode 19 is made of AlGaAs And forms a schottky contact 19s with the key layer 15. [
이와 같은 p-HEMT에 있어서, 캐리어들을 얇은 층에 가두는 이종 접합 구조에 의해서 소스 전극(17)과 드레인 전극(18) 사이에 도전 채널이 형성되며, 이 도전 채널은 게이트 단자(19)에 인가되는 전압에 영향을 받는다.In such a p-HEMT, a conductive channel is formed between the source electrode 17 and the drain electrode 18 by the heterojunction structure in which the carriers are confined in a thin layer, and this conductive channel is applied to the gate terminal 19 Is affected by the voltage being applied.
한편, 상기 게이트 전극(19)의 길이는 소자의 DC특성은 물론 주파수 특성 등에 직접적인 영향을 준다. 일반적으로 게이트 길이는 작을수록 좋지만, 게이트 길이가 감소함에 따라 게이트 단면적도 감소된다면, 게이트 저항이 증가하여 잡음 지수 증가 및 이득 감소 등의 직접적인 원인이 된다.On the other hand, the length of the gate electrode 19 directly affects the DC characteristics of the device as well as the frequency characteristics. Generally, the smaller the gate length is, the smaller the gate cross-sectional area decreases as the gate length decreases. Therefore, the gate resistance increases, which is a direct cause of increase of noise figure and reduction of gain.
종래에는 이와 같은 문제점을 해결하기 위하여, 단면 형상이 T자형인 T-게이트를 주로 사용하였으며, 이 T-게이트를 제조하기 위하여 전자-빔 리소그라피(E-beam lithography)법을 사용하였다.Conventionally, in order to solve such a problem, a T-gate having a T-shaped cross section is mainly used, and an E-beam lithography method is used to manufacture the T-gate.
그런데, 상기 전자-빔 리소그라피법은 레지스트의 감도 및 현상을 정교하게 컨트롤하여야 하는 3층 레지스터를 사용하여야 하며, 길이가 0.2㎛ 이하인 게이트를 제조하기가 용이하지 않다. 더욱이, 전자-빔 리소그라피법을 수행하는데 사용되는 장비가 고가이므로 그 제조 단가를 낮추기가 어렵다.However, in the electron-beam lithography, it is necessary to use a three-layer resistor which is required to precisely control the sensitivity and development of the resist, and it is not easy to manufacture a gate having a length of 0.2 μm or less. Furthermore, since the equipment used to perform the electron-beam lithography process is expensive, it is difficult to lower the manufacturing cost.
본 발명은 상기와 같은 문제점을 개선하기 위하여 창출된 것으로서, 전자-빔 리소그라피법을 사용하지 않고 0.2㎛ 이하의 길이를 갖는 수도모픽 고 전자 이동도 트랜지스터의 T-게이트 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a method of manufacturing a T-gate of a high-mode high electron mobility transistor having a length of 0.2 μm or less without using an electron- .
도 1은 일반적인 AlGaAs/InGaAs/GaAs p-HEMT의 구조를 개략적으로 나타내 보인 단면도,1 is a cross-sectional view schematically showing a structure of a general AlGaAs / InGaAs / GaAs p-HEMT,
그리고, 도 2a 내지 도 2j는 본 발명에 따른 p-HEMT의 T-게이트 제조 방법의 단계별 공정을 설명하기 위한 단면도이다.2A to 2J are cross-sectional views illustrating steps of a method for manufacturing a p-HEMT T-gate according to the present invention.
<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art
10, 20...반절연 GaAs 기판 11, 21...GaAs 버퍼층10, 20 ... semi-insulating GaAs substrate 11, 21 ... GaAs buffer layer
12, 22...InGaAs 채널층 13, 23...AlGaAs 스페이서층12, 22 ... InGaAs channel layers 13, 23 ... AlGaAs spacer layer
14, 24...실리콘 델타 도핑 15, 25...AlGaAs 쇼트키층14, 24 ... Silicon delta doping 15, 25 ... AlGaAs Schottky layer
16, 26...GaAs 캡층 17...소스 전극16, 26 ... GaAs cap layer 17 ... Source electrode
18...드레인 전극 19...T-게이트 전극18 ... drain electrode 19 ... T-gate electrode
19s, 34s...쇼트키 장벽 30′, 30...Si3N4박막19s, 34s ... Schottky barrier 30 ', 30 ... Si 3 N 4 thin film
311, 312, 313...포토레지스트 32...알루미늄 박막311, 312, 313 ... photoresist 32 ... aluminum thin film
33...실리콘 산화막 34...0.2㎛이하의 길이를 갖는 T-게이트33 ... silicon oxide film 34 ... T-gate
상기 목적을 달성하기 위하여, 본 발명에 따른 수도모픽 고 전자 이동도 트랜지스터의 T-게이트 제조 방법은, 반절연 GaAs 기판, 버퍼층, InGaAs 채널층, 스페이서층, 쇼트키층 및 캡층을 포함하는 수도모픽 고 전자 이동도 트랜지스터의 T-게이트 제조 방법에 있어서, (가) 상기 캡층 위에 소정의 절연 물질층을 증착하는 단계; (나) 상기 절연 물질층 위에 포토레지스트를 도포하고, 포토리소그라피법을 사용하여 소정의 제1 길이의 패턴을 형성하는 단계; (다) 산소 플라즈마를 이용한 리액티브 이온 에칭법에 의해 상기 제1 길이의 포토레지스트를 에칭하여 상기 제1 길이보다 짧은 제2 길이의 패턴을 형성하는 단계; (라) 상기 절연 물질층의 노출부 및 상기 제2 길이의 포토레지스트 위로 소정의 마스크용 물질을 증착한 후 상기 제2 길이의 포토레지스트를 제거하는 단계; (마) 상기 마스크용 물질을 마스크로 사용하여 상기 캡층의 일정 영역이 노출되도록 상기 절연 물질층을 에칭하고, 상기 마스크용 물질을 제거하는 단계; (바) 상기 절연 물질층 및 상기 캡층의 노출 부분 위에 실리콘 산화막을 형성하는 단계; (사) 상기 실리콘 산화막 위에 포토레지스트를 도포하고, 포토리소그라피법을 사용하여 상기 제2 길이보다 긴 패턴을 형성하는 단계; (아) 상기 포토레지스트를 마스크로 사용하여 상기 실리콘 산화막을 에칭하는 단계; (자) 상기 절연 물질층을 마스크로 하여 상기 쇼트키층의 일부가 노출되도록 상기 캡층을 에칭하는 단계; (카) 상기 포토레지스트를 제거하고, 상기 쇼트키층의 노출 부분에서부터 상기 실리콘 산화막의 일정 높이까지 소정의 게이트용 금속 물질을 증착하는 단계; 및 (타) 상기 실리콘 산화막 및 절연 물질층을 제거하는 단계를 포함하는 것을 특징으로 한다.In order to accomplish the above object, the present invention provides a T-gate fabricating method of a male domopic high electron mobility transistor, comprising: providing a semi-insulating GaAs substrate, a buffer layer, an InGaAs channel layer, a spacer layer, a Schottky layer, A method of making a T-gate of a high electron mobility transistor, comprising the steps of: (a) depositing a layer of insulating material over the cap layer; (B) applying a photoresist on the insulating material layer, and forming a pattern of a predetermined first length by using a photolithography method; (C) etching the photoresist of the first length by a reactive ion etching method using an oxygen plasma to form a pattern having a second length shorter than the first length; (D) depositing a mask material on the exposed portion of the insulating material layer and the photoresist of the second length, and then removing the photoresist of the second length; (E) etching the insulating material layer to expose a certain region of the cap layer using the masking material as a mask, and removing the masking material; (F) forming a silicon oxide film on the insulating material layer and the exposed portion of the cap layer; (G) applying a photoresist on the silicon oxide film and forming a pattern longer than the second length by photolithography; (A) etching the silicon oxide film using the photoresist as a mask; Etching the cap layer such that a portion of the Schottky layer is exposed using the insulating material layer as a mask; (K) removing the photoresist and depositing a predetermined metal material for a gate from an exposed portion of the Schottky layer to a predetermined height of the silicon oxide film; And (e) removing the silicon oxide film and the insulating material layer.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 수도모픽 고 전자 이동도 트랜지스터의 T-게이트 제조 방법을 설명한다.Hereinafter, a method of manufacturing a T-gate of a male domopic high electron mobility transistor according to the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2j는 본 발명에 따른 p-HEMT의 T-게이트 제조 방법의 단계별 공정을 설명하기 위한 단면도이다. 도시된 바와 같이, 본 발명에 따른 제조 방법은, 전자-빔 리소그라피법을 사용하지 않고, 포토리소그라피법 및 리액티브 이온 에칭법을 사용하여 0.2㎛ 이하의 길이를 갖는 포토레지스트 패턴을 형성하고, 이를 이용하여 0.2㎛ 이하의 길이를 갖는 T-게이트를 제조하는 방법이다.FIGS. 2A to 2J are cross-sectional views illustrating steps of a method of manufacturing a p-HEMT T-gate according to the present invention. As shown in the drawing, the manufacturing method according to the present invention forms a photoresist pattern having a length of 0.2 탆 or less by using a photolithography method and a reactive ion etching method without using an electron-beam lithography method, To prepare a T-gate having a length of 0.2 mu m or less.
이와 같이, 포토리소그라피법 및 리액티브 이온 에칭법을 이용하여 0.2㎛ 이하의 길이를 갖는 포토레지스트 패턴을 형성하는 방법부터 설명하기로 한다.A method of forming a photoresist pattern having a length of 0.2 mu m or less using the photolithography method and the reactive ion etching method will be described.
도 2a에 도시된 바와 같이, 반절연 GaAs 기판(20) 위에 GaAs 버퍼층(21), InGaAs 채널층(22), AlGaAs 스페이서층(23), 실리콘 델타 도핑(24), AlGaAs 쇼트키층(25) 및 GaAs 캡층(26)이 순차적으로 형성된 p-HEMT 구조체(2) 위에 소정의 절연 물질층, 예컨대 Si3N4박막(30′)을 증착한다. 이 Si3N4박막(30′)은 후에 수행될 GaAs 캡층(26)의 에칭 단계에서 마스크로 사용된다.2A, a GaAs buffer layer 21, an InGaAs channel layer 22, an AlGaAs spacer layer 23, a silicon delta-doped layer 24, an AlGaAs Schottky layer 25, and an AlGaAs layer are formed on a semi-insulating GaAs substrate 20 A predetermined insulating material layer such as a Si 3 N 4 thin film 30 'is deposited on the p-HEMT structure 2 in which the GaAs cap layer 26 is sequentially formed. This Si 3 N 4 thin film 30 'is used as a mask in the etching step of the GaAs cap layer 26 to be performed later.
다음에, 도 2b에 도시된 바와 같이, Si3N4박막(30′) 위에 포토레지스트를 도포하고, 통상적인 포토리소그라피법을 사용하여 소정 길이의 포토레지스트 패턴(311)을 형성한다. 예를 들면, 0.5-1.0㎛ 길이의 패턴이 형성된 마스크를 사용하여 노광 및 현상 공정을 수행하여, 0.5-1.0㎛ 길이의 포토레지스트 패턴(311)을 형성한다.Next, as shown in FIG. 2B, a photoresist is coated on the Si 3 N 4 thin film 30 ', and a photoresist pattern 311 having a predetermined length is formed by using a conventional photolithography method. For example, a photoresist pattern 311 having a length of 0.5-1.0 mu m is formed by performing exposure and development using a mask having a pattern of 0.5-1.0 mu m in length.
이와 같이, 0.5-1.0㎛ 길이의 포토레지스트 패턴(311)을 형성시킨 후에는, 도 2c에 도시된 바와 같이, 산소 플라즈마를 이용한 리액티브 이온 에칭(Reactive Ion Etching)법에 의해 0.5-1.0㎛ 길이의 포토레지스트 패턴(311)을 에칭하여 0.2㎛ 이하의 길이를 갖는 포토레지스트 패턴(312)을 형성한다.After the photoresist pattern 311 having a length of 0.5-1.0 m is formed as described above, a reactive ion etching (Reactive Ion Etching) method using oxygen plasma as shown in Fig. The photoresist pattern 311 is etched to form a photoresist pattern 312 having a length of 0.2 mu m or less.
그리고, 0.2㎛ 이하의 길이를 갖는 포토레지스트 패턴(312)을 이용하여, 같은 길이를 갖는 T-게이트를 제조한다. 이 과정을 계속 설명하면 다음과 같다.Then, a photoresist pattern 312 having a length of 0.2 mu m or less is used to manufacture a T-gate having the same length. This process is described as follows.
도 2d에 도시된 바와 같이, Si3N4박막(30′)의 노출부 및 포토레지스트(312) 위로 소정의 마스크용 물질, 예컨대 알루미늄(Al) 박막(32)을 증착한 후 포토레지스트(312)를 제거한다.A predetermined masking material such as an aluminum (Al) thin film 32 is deposited on the exposed portion of the Si 3 N 4 thin film 30 'and the photoresist 312, as shown in FIG. 2D, ).
다음에, 도 2e에 도시된 바와 같이, 알루미늄 박막(32)을 마스크로 이용하여 Si3N4박막(30′)을 에칭한다. 이를 위하여, CF4플라즈마를 이용한 리액티브 이온 에칭법을 사용한다.Next, as shown in FIG. 2E, the Si 3 N 4 thin film 30 'is etched using the aluminum thin film 32 as a mask. For this, a reactive ion etching method using CF 4 plasma is used.
다음에, 도 2f에 도시된 바와 같이, 알루미늄 박막(32)을 제거하고, Si3N4박막(30) 및 GaAs 캡층(26)의 노출 부분 위에 실리콘 산화막(SiO2막)(33)을 형성한다.Next, as shown in FIG. 2F, the aluminum thin film 32 is removed and a silicon oxide film (SiO 2 film) 33 is formed on the exposed portions of the Si 3 N 4 thin film 30 and the GaAs cap layer 26 do.
그리고, 도 2g에 도시된 바와 같이, 실리콘 산화막(33) 위에 포토레지스트를 도포한 후에, 길이가 약 2㎛인 패턴을 갖는 마스크를 이용한 통상의 포토리소그라피법에 의해 길이가 약 2㎛인 포토레지스트 패턴(313)을 형성한다. 그리고, 이 포토레지스트 패턴(313)을 마스크로 사용하여 실리콘 산화막(33)을 에칭한다. 이 때, 실리콘 산화막(33)을 에칭하기 위하여 HF 용액을 이용한 습식 식각법을 사용한다.2G, after the photoresist is applied on the silicon oxide film 33, a photoresist having a length of about 2 mu m is formed by a conventional photolithography method using a mask having a pattern having a length of about 2 mu m Thereby forming a pattern 313. Then, the silicon oxide film 33 is etched using the photoresist pattern 313 as a mask. At this time, a wet etching method using an HF solution is used to etch the silicon oxide film 33.
다음에, 도 2h에 도시된 바와 같이, Si3N4박막(30)을 마스크로 하여 AlGaAs 쇼트키층(25)의 일부가 노출되도록 GaAs 캡층(26)을 에칭하며, 이 때 에칭은 H3PO4계를 이용하여 수행한다.Next, as shown in Figure 2h, Si 3 N in 4 a thin film (30) mask, and etching the GaAs cap layer 26 such that a portion of the AlGaAs schottky layer (25) exposed, at this time, etching is H 3 PO 4 system.
그리고, 도 2i에 도시된 바와 같이, 포토레지스트(313)를 제거한 후, 게이트 금속, 예컨대 Ti/Pt/Au(34)를 증착하여 소트키 장벽(34s)를 형성한다. 그리고, 실리콘 산화막(SiO2)(33) 및 Si3N4박막(30)를 제거하면, 도 2j에 도시된 바와 같은 길이가 0.2㎛ 이하인 T-게이트가 완성된다.Then, as shown in FIG. 2I, after removing the photoresist 313, a gate metal such as Ti / Pt / Au 34 is deposited to form a sort key barrier 34s. When the silicon oxide film (SiO 2 ) 33 and the Si 3 N 4 thin film 30 are removed, a T-gate having a length of 0.2 μm or less as shown in FIG. 2J is completed.
이상의 설명에서와 같이, 본 발명에 따른 p-HEMT의 T-게이트 제조 방법에 의하면, 통상적인 포토리소그라피법 및 리액티브 이온 에칭법을 사용하여 0.2㎛ 이하의 길이를 갖는 포토레지스트 패턴을 형성하고, 이를 이용하여 0.2㎛ 이하의 길이를 갖는 T-게이트를 제조함으로써, 전자-빔 리소그라피법을 사용하는 경우보다 길이가 더 짧은 0.2㎛ 이하의 T-게이트를 제조할 수 있으며, 소자의 제조 단가가 경감된다.As described above, according to the T-gate fabrication method of the p-HEMT according to the present invention, a photoresist pattern having a length of 0.2 m or less is formed by using a conventional photolithography method and a reactive ion etching method, By using this, a T-gate having a length of 0.2 탆 or less can be manufactured, and a T-gate having a length of 0.2 탆 or less, which is shorter than the case of using an electron-beam lithography method, can be manufactured. do.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101317695B1 (en) * | 2005-05-09 | 2013-10-15 | 나노 이프린트 리미티드 | Electronic devices |
| US8878246B2 (en) | 2010-06-14 | 2014-11-04 | Samsung Electronics Co., Ltd. | High electron mobility transistors and methods of fabricating the same |
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1998
- 1998-03-19 KR KR1019980009490A patent/KR19990075338A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |