KR0141197B1 - Method of contact hole in semiconductor device - Google Patents
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Abstract
반도체소자의 콘택 형성방법이 개기되어 있다. 반도체 기판 상에 도전막 및 식각방지막으로 구성되는 게이트 전극 패턴을 형성하고, 제2 콘택이 형성될 부분을 제외한 부분의 식각방지막을 제거한 다음, 게이트 전극 패턴의 측벽에 제1 스페이서를 형성한다. 이어서, 절연막을 증착하고 이를 패터닝하여 상기 제1 도전막의 일부 및 반도체 기판을 노출시키는 제1 콘택 홀과 상기 식각방지막의 일부 및 반도체 기판을 노출시키는 제2 콘택 홀을 형성하며, 제1 및 제2 콘택홀 내에 제2스페이서를 형성하고, 제1 콘택 및 제2 콘택을 형성한다. 본 발명에 의하면, 한번의 사진식각공정으로 상이한 두 콘택을 형성함으로써, 콘택오염을 방지하고 콘택 사이즈를 증가시켜 결과적으로, 콘택저항을 감소시킨다.The contact formation method of a semiconductor element is outlined. A gate electrode pattern including a conductive layer and an etch stop layer is formed on the semiconductor substrate, an etch stop layer except for a portion where the second contact is to be formed is removed, and then a first spacer is formed on the sidewall of the gate electrode pattern. Subsequently, an insulating layer is deposited and patterned to form a first contact hole exposing a portion of the first conductive layer and a semiconductor substrate, and a second contact hole exposing a portion of the etch stop layer and a semiconductor substrate, wherein the first and second contact holes are exposed. A second spacer is formed in the contact hole, and the first contact and the second contact are formed. According to the present invention, by forming two different contacts in one photolithography process, contact contamination is prevented and contact size is increased, and consequently, contact resistance is reduced.
Description
제1a도 내지 제1g도는 종래의 반도체 소자 콘택 형성방법의 일 예를 설명하기 위한 단면도들이고 ;1A to 1G are cross-sectional views for explaining an example of a conventional method for forming a semiconductor device contact;
제2a도 내지 제2f도는 본 발명에 의한 반도체 소자의 콘택 형성방법의 일 예를 설명하기 위한 단면도들이다.2A through 2F are cross-sectional views illustrating an example of a method for forming a contact for a semiconductor device according to the present invention.
본 발명은 고집적 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 한번의 사진식각 공정으로 상이한 구조의 콘택을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact of a highly integrated semiconductor device, and more particularly, to a method for forming a contact having a different structure in one photolithography process.
상이한 구조의 두 콘택, 예컨대, 폴리실리콘층과 반도체 기판을 연결하는 버팅콘택(butting contact)과 통상의 콘택을 동일한 기판 상에 형성해야 하는 경우가 있다. 예를 들면, 게이트와 소오스가 연결되는 공핍형 트랜지스터(depletion transistor)를 형성하기 위해서는 폴리실리콘 게이트와 기판의 소오스를 연결하기 위해 버팅콘택을 형성해야 하며, 드레인은 통상의 콘택형성방법을 사용하여야 한다. 이러한 경우, 종래에는 통상적으로 두번의 사진식각 공정을 통해 상기와 같은 상이한 두 콘택을 형성하여 왔다.It is sometimes necessary to form a butting contact and a normal contact connecting two contacts of different structures, for example, a polysilicon layer and a semiconductor substrate, on the same substrate. For example, in order to form a depletion transistor in which a gate and a source are connected, a butting contact must be formed to connect a polysilicon gate and a source of a substrate, and a drain should use a conventional contact forming method. . In this case, conventionally, two different contacts have been formed through two photolithography processes.
제1a도 내지 제1g도를 참조하여 종래의 상이한 두 콘택 형성방법을 설명한다.Referring to FIGS. 1A to 1G, two conventional methods for forming different contacts will be described.
제1a도를 참조하면, 반도체 기판(10) 상에 제1 절연막(12)을 형성하고, 상기 제1 절연막(12) 상에 도전물, 예컨대, 폴리실리콘과 절연물, 예컨대, 산화물을 차례로 증착하여 제1 도전막과 제2 절연막을 형성한다. 이어서, 사진식각공정을 통해 상기 제1 도전막과 상기 제2 절연막을 패터닝하여 그 상부가 제2 절연막(16) 패턴에 의해 절연되는 게이트 전극(14)을 형성한다.Referring to FIG. 1A, a first insulating film 12 is formed on a semiconductor substrate 10, and a conductive material such as polysilicon and an insulating material such as an oxide are sequentially deposited on the first insulating film 12. A first conductive film and a second insulating film are formed. Subsequently, the first conductive layer and the second insulating layer are patterned through a photolithography process to form a gate electrode 14 having an upper portion thereof insulated by a pattern of the second insulating layer 16.
제1b도를 참조하면, 상기 게이트 전극(14)이 형성된 결과물 상에 절연물, 예컨대, 산화물을 증착하여 제3 절연막(도시되지 않음)을 형성하고, 이를 이방성 식각하여 상기 제2 절연막(16)과 상기 게이트 전극(14) 측벽에 제1 스페이서(18)를 형성한다.Referring to FIG. 1B, a third insulating film (not shown) is formed by depositing an insulator, for example, an oxide, on the resultant in which the gate electrode 14 is formed, and then anisotropically etches the second insulating film 16 with the second insulating film 16. First spacers 18 are formed on sidewalls of the gate electrode 14.
제1c도를 참조하면, 상기 제1 스페이서(18)가 형성된 결과물 전면에 절연물, 예컨대, 산화물을 증착하여 제4 절연막(20)을 형성하고, 상기 제4 절연막(20) 상에 포토레지스트를 도포하여 포토레지스트층(22)을 형성한다.Referring to FIG. 1C, an insulating material, for example, an oxide is deposited on the entire surface of the resultant product on which the first spacers 18 are formed to form a fourth insulating film 20, and a photoresist is applied on the fourth insulating film 20. The photoresist layer 22 is formed.
제1d도를 참조하면, 제1 콘택이 형성될 부분의 상기 게이트 전극(14)의 일부가 노출되도록 상기 포토레지스트층(22)을 패터닝하여 제1 콘택홀(B), 예컨대, 버팅콘택 홀을 형성한다. 이어서, 상기 패터닝된 포토레지스트층(22')을 제거한다.Referring to FIG. 1D, the photoresist layer 22 is patterned to expose a portion of the gate electrode 14 in a portion where a first contact is to be formed, thereby forming a first contact hole B, for example, a butting contact hole. Form. Subsequently, the patterned photoresist layer 22 'is removed.
제1e도를 참조하면, 상기 제1 콘택 홀이 형성된 결과물 상에 포토레지스트를 도포하여 포토레지스층(24)을 형성한다.Referring to FIG. 1E, the photoresist layer 24 is formed by applying photoresist on the resultant product having the first contact hole.
제1f도를 참조하면, 제2 콘택이 형성될 부분의 상기 제2 절연막(16)의 일부가 노출되도록 상기 포토레지스트층(24)을 패터닝하고 상기 제4 절연막(20)을 식각하여 제2 콘택 홀(5), 예컨대, 셀프얼라인콘택(self-aligned contact)을 형성한다. 이 때, 상기 제4 절연막(20) 식각시, 상기 제4 절연막에 의해 콘택 내에는 제2 스페이서(26)가 추가로 형성되고, 이는 제2 콘택 홀(S) 크기를 감소시키게 된다.Referring to FIG. 1F, the photoresist layer 24 is patterned to expose a portion of the second insulating layer 16 at a portion where the second contact is to be formed, and the fourth insulating layer 20 is etched to form a second contact. A hole 5 is formed, for example a self-aligned contact. In this case, when the fourth insulating layer 20 is etched, a second spacer 26 is further formed in the contact by the fourth insulating layer, which reduces the size of the second contact hole S. FIG.
제1g도를 참조하면, 상기 포토레지스트층(24)을 제거한 다음, 제1 콘택 홀(B)과 제2 콘택 홀(S)이 형성된 결과물 전면에 도전물을 증착하고 이를 패터닝하여 제1 콘택(28) 및 제2 콘택(29)을 형성한다.Referring to FIG. 1G, after removing the photoresist layer 24, a conductive material is deposited on the entire surface of the resultant product in which the first contact hole B and the second contact hole S are formed and patterned to form the first contact ( 28 and a second contact 29.
그러나, 이와 같은 종래의 방법을 사용하면, 제1 콘택 홀이 형성된 후 제2 콘택 홀을 형성하기 위해 이미 형성된 제1 콘택 홀 내에 포토레지스트를 도포하므로, 포토레지스트에 포함되어 있는 탄소(C), 크롬(Cr), 철(Fe) 등의 성분에 의해 제1 콘택 홀이 오염되거나 자연 산화막이 제1 콘택 홀 내에 형성되어 콘택의 저항을 증가시킬 뿐만 아니라 콘택저항의 불균일도 초래한다.However, using such a conventional method, since the photoresist is applied in the first contact hole already formed to form the second contact hole after the first contact hole is formed, the carbon (C) included in the photoresist, The first contact hole is contaminated by components such as chromium (Cr) and iron (Fe), or a natural oxide film is formed in the first contact hole, thereby increasing the resistance of the contact and causing nonuniformity of the contact resistance.
또한, 상기 제1 스페이서(18)는 LDD(lightly doped drain)구조를 형성하기 위한 것으로써, 통상적으로 그 폭은 0.1 ∼0.15㎛ 로 형성되고, 상기 제4 절연막(20)에 의해 추가되는 제2 스페이서(26)는 0.5㎛ 정도로 형성되어, 상기 제2 콘택(S)의 크기를 감소시키므로 콘택 저항을 증가시킨다In addition, the first spacer 18 is for forming a lightly doped drain (LDD) structure, and typically has a width of 0.1 to 0.15 μm, and a second spacer added by the fourth insulating film 20. The spacer 26 is formed to about 0.5 μm, thereby reducing the size of the second contact S, thereby increasing the contact resistance.
따라서, 본 발명은 상이한 구조의 두 콘택을 형성함에 있어, 콘택의 오염을 방지하고 콘택의 크기를 증가시켜 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택 형성방법을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a method for forming a contact of a semiconductor device capable of reducing contact resistance by preventing contact contamination and increasing contact size in forming two contacts having different structures.
상기 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,
반도체 기판 상에 제1 도전막 및 식각방지막으로 구성되는 게이트 전극 패턴을 형성하는 제1 단계, 제2 콘택이 형성될 부분을 제외한 부분의 식각방지막을 제거하는 제2 단계, 게이트 전극 패턴의 측벽에 제1 스페이서를 형성하는 제3 단계, 제1 스페이서가 형성된 상기 결과물 전면에 절연막을 형성하는 제4단계, 상기 절연막을 패터닝하여 상기 제1 도전막의 일부 및 반도체 기판을 노출시키는 제1 콘택 홀을 형성함과 동시에 상기 식각방지막의 일부 및 반도체 기판을 노출시키는제2 콘택 홀을 형성하는 제5 단계, 상기 제1 및 제2 콘택 홀 내에 제2 스페이서를 형성하는 제6 단계, 및 상기 제2 스페이서가 형성된 결과물 전면에 제2 도전막을 형성하고, 이를 패터닝하여 제1 콘택 및 제2 콘택을 형성하는 제7 단계를 구비하는 반도체 장치의 콘택 형성방법을 제공한다.A first step of forming a gate electrode pattern including a first conductive layer and an etch stop layer on a semiconductor substrate, a second step of removing an etch stop layer except for a portion where a second contact is to be formed, and a sidewall of the gate electrode pattern A third step of forming a first spacer, a fourth step of forming an insulating film on the entire surface of the resultant having the first spacer formed thereon, and patterning the insulating film to form a first contact hole exposing a portion of the first conductive film and a semiconductor substrate And a fifth step of forming a second contact hole exposing a portion of the etch stop layer and the semiconductor substrate, a sixth step of forming a second spacer in the first and second contact holes, and the second spacer A method of forming a contact of a semiconductor device, comprising: forming a second conductive layer on the entire surface of the resultant, and patterning the second conductive layer to form a first contact and a second contact; The.
상기 제1 단계 이후 상기 게이트 전극 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 전면에 n- 불순물을 이온주입하여 제1 불순물층을 형성하는 단계를 더 구비할 수 있다. 또한, 상기 제3 단계 이후 상기 게이트 전극 패턴과 상기 스페이서를 이온주입 마스크로 사용하여 상기 반도체 기판에 n+ 불순물을 주입하는 단계를 더 구비할 수 있다.The method may further include forming a first impurity layer by ion implanting n- impurity on the entire surface of the semiconductor substrate using the gate electrode pattern as an ion implantation mask after the first step. The method may further include injecting n + impurities into the semiconductor substrate using the gate electrode pattern and the spacer as an ion implantation mask after the third step.
한편, 상기 제1 콘택은 상기 제2 도전막에 의해 상기 제1 도전막이 상기 반도체 기판과 연결되는 버팅콘택이고, 상기 제2 콘택은 상기 제1 도전막을 이용하여 상기 제2 도전막과 상기 반도체 기판이 연결되는 셀프얼라인 콘택이다.Meanwhile, the first contact is a butting contact in which the first conductive film is connected to the semiconductor substrate by the second conductive film, and the second contact is the second conductive film and the semiconductor substrate using the first conductive film. This is a self-aligned contact that is connected.
바람직한 실시예에 의하면, 상기 식각방지막은 폴리실리콘 또는 티타늄질화물로 형성하고, 상기 제1 도전막은 폴리실리콘으로 형성하며, 상기 절연막은 산화물로 형성한다.In example embodiments, the etch stop layer is formed of polysilicon or titanium nitride, the first conductive layer is formed of polysilicon, and the insulating layer is formed of oxide.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2a도 내지 제2f도는 본 발명에 의한 콘택 형성방법을 설명하기 위한 단면도들이다.2A to 2F are cross-sectional views illustrating a method for forming a contact according to the present invention.
제2a도는 게이트 전극 패턴을 형성하는 단계를 나타낸다. 반도체 기판(50) 상에 제1 절연막(52)을 형성하고, 상기 제1 절연막(52) 상에 도전물, 예컨대, 다결정 실리콘 및 절연물, 예컨대, 산화물을 차례로 적충하여 제1 도전막(54) 제2 절연막(56)을 형성한 다음, 상기 제2 절연막(56) 상에 폴리실리콘 또는 티타늄 질화물을 증착하여 식각방지막(58)을 연속적으로 형성한다. 이어서, 사진식각공정을 통해 상기 제1 도전막(54)과 제2 절연막(56), 및 식각방지막(58)을 패터닝하여 게이트 전극 패턴을 형성한다. 상기 게이트 전극 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판(50) 전면에 불순물을 이온주입하여 제1 불순물층(59)을 형성한다. 이 때, 상기 제1 불순물층(59)은 저농도로 형성하는 것이 바람직하다.2A illustrates a step of forming a gate electrode pattern. A first insulating film 52 is formed on the semiconductor substrate 50, and a first conductive film 54 is sequentially loaded with a conductive material, for example, polycrystalline silicon and an insulating material, for example, an oxide, on the first insulating film 52. After the second insulating film 56 is formed, polysilicon or titanium nitride is deposited on the second insulating film 56 to continuously form the etch stop layer 58. Subsequently, the first conductive layer 54, the second insulating layer 56, and the etch stop layer 58 are patterned through a photolithography process to form a gate electrode pattern. The first impurity layer 59 is formed by implanting impurities into the entire surface of the semiconductor substrate 50 using the gate electrode pattern as an ion implantation mask. In this case, the first impurity layer 59 is preferably formed at low concentration.
제2b도는 제1 스페이서(60)를 형성하는 단계를 나타낸다 제1 콘택이 형성될 부분(a)에 있는 식각방지막(58)을 제거한 다음, 상기 결과물 상에 절연물, 예컨대, 산화물을 증착하여 제3 절연막(도시되지 않음)을 형성하고, 이를 이방성 식각하여 상기 제2 절연막(56)과 상기 게이트 전극(54) 및 상기 식각방지막(58') 측벽에 제1 스페이서(60)를 형성한다. 상기 게이트 전극 패턴과 상기 제1 스페이서(60)를 이온주입 마스크로 사용하여 고농도의 불순물을 이온주입하여 제2 불순물층(61)을 형성함으로써 LDD 구조(이하, 참조부호 63으로 표기한다)를 형성한다.FIG. 2B illustrates the step of forming the first spacer 60. After removing the etch stop layer 58 in the portion (a) in which the first contact is to be formed, an insulating material, for example, an oxide is deposited on the resultant material to form a third layer. An insulating layer (not shown) is formed and anisotropically etched to form first spacers 60 on sidewalls of the second insulating layer 56, the gate electrode 54, and the etch stop layer 58 ′. An LDD structure (hereinafter, referred to as 63) is formed by forming a second impurity layer 61 by implanting a high concentration of impurities using the gate electrode pattern and the first spacer 60 as an ion implantation mask. do.
제2c도는 포토레지스트층(64)을 도포하는 단계를 나타낸다. 상기 제1 스페이서(60)가 형성된 결과물 전면에 절연물, 예컨대, 산화물을 증착하여 제4 절연막(62)을 형성하고, 상기 제4 절연막(62) 상에 포토레지스트를 도포하여 포토레지스트층(64)을 형성한다.2C shows the step of applying the photoresist layer 64. An insulating material, for example, an oxide is deposited on the entire surface of the resultant on which the first spacer 60 is formed to form a fourth insulating layer 62, and a photoresist is applied on the fourth insulating layer 62 to form a photoresist layer 64. To form.
제2d도는 제1 콘택 홀(B)과 제2 콘택 홀(S)을 형성하는 단계를 나타낸다. 제1 콘택, 예컨대, 버팅콘택이 형성될 부분의 상기 게이트 전극(54)의 일부 및 상기 반도체 기판(50)이 노출되고, 제2 콘택, 예컨대, 셀프얼라인 콘택이 형성될 부분의 상기 식각방지막(58')의 일부 및 상기 반도체 기판(50)이 노출되도록 상기 포토레지스트층(64)을 패터닝하여 포토레지스트 패턴(64')을 형성한다. 이어서, 상기 포토레지스트 패턴(64')을 식각 마스크로 사용하여 제1 스페이서(60)와 제4 절연막(62)을 식각하여, 제1 콘택 홀(B)과 제2 콘택 홀(S)을 형성한다. 이 때, 상기 제2 콘택이 형성되는 부분의 제1 도전막(54)은 상기 식각방지막(58')에 의해 보호되고, 단지, 측벽에 형성되어 있는 제1 스페이서(60)만이 제거된다.2d illustrates a step of forming the first contact hole B and the second contact hole S. Referring to FIG. A portion of the gate electrode 54 and a portion of the gate electrode 54 where the first contact, for example, the butting contact is to be formed, and the semiconductor substrate 50 are exposed, and the etch stop layer of the portion where the second contact, for example, the self-aligned contact is to be formed. The photoresist layer 64 is patterned to expose a portion of the portion 58 ′ and the semiconductor substrate 50 to form a photoresist pattern 64 ′. Subsequently, the first spacer 60 and the fourth insulating layer 62 are etched using the photoresist pattern 64 ′ as an etching mask to form the first contact hole B and the second contact hole S. FIG. do. At this time, the first conductive film 54 of the portion where the second contact is formed is protected by the etch stop film 58 ', and only the first spacer 60 formed on the sidewall is removed.
상술한 바와 같이, 두번의 사진식각공정을 통해 제1 콘택 홀 및 제2 콘택 홀을 형성하는 종래의 방법과는 달리 , 한번의 사진식각공정으로 제1 콘택 및 제2 콘택이 형성되므로, 제2 콘택 형성시 발생되는 제1 콘택의 오염을 방지할 수 있다. 한편, 제2 콘택 홀(S) 내에 LDD 구조(63)를 형성하기 위해 존재하던 제1 스페이서(60)가 제거됨에 따라 콘택 사이즈가 증가되어 콘택저항이 감소된다.As described above, unlike the conventional method of forming the first contact hole and the second contact hole through two photolithography processes, since the first contact and the second contact are formed in one photolithography process, the second contact Contamination of the first contact generated when forming the contact can be prevented. Meanwhile, as the first spacer 60 existing to form the LDD structure 63 in the second contact hole S is removed, the contact size is increased to decrease the contact resistance.
제2e도는 제2 스페이서(66)를 형성하는 단계를 나타낸다. 먼저, 상기 포토레지스트 패턴(64')을 제거하고, 상기 제4 절연막(62)을 식각 마스크로 사용하여 상기 식각방지막(58')의 일부를 제거한다. 이어서, 상기 결과물 전면에 제5 절연막(도시되지 않음)을 형성하고 이를 이방성 식각하여 제2 스페이서(66)을 형성한다. 이 때, 상기 제5 절연막에 의해 형성된 제2 스페이서(66)는 상기 제1 도전막(54) 및 상기 식각방지막(58')이, 이후 공정에서 형성되는 제2 도전막과 접촉되는 것을 방지하기 위한 것으로, 0.05㎛ 이하로 형성하는 것이 바람직하다.FIG. 2E illustrates the step of forming the second spacer 66. First, the photoresist pattern 64 ′ is removed, and a portion of the etch stop layer 58 ′ is removed using the fourth insulating layer 62 as an etching mask. Subsequently, a fifth insulating layer (not shown) is formed on the entire surface of the resultant product and anisotropically etched to form a second spacer 66. In this case, the second spacer 66 formed by the fifth insulating layer prevents the first conductive layer 54 and the etch stop layer 58 'from coming into contact with the second conductive layer formed in a subsequent process. It is for forming, and it is preferable to form in 0.05 micrometer or less.
제2f도는 제1 콘택(68)과 제2 콘택(69)을 형성하는 단계를 나타낸다.2f illustrates forming the first contact 68 and the second contact 69.
상기 제2 스페이서(66)가 형성된 결과물 전면에 도전물을 증착하고 이를 패터닝하여 제1 콘택(68) 즉, 버팅 콘택과, 제2 콘택(69) 즉, 셀프얼라인 콘택을 형성한다.A conductive material is deposited on the entire surface of the resultant product on which the second spacer 66 is formed and patterned to form a first contact 68, that is, a butting contact, and a second contact 69, that is, a self-aligned contact.
이상, 상술한 바와 같이 본 발명에 의하면 한번의 사진식각공정을 통해 버팅 콘택 및 셀프얼라인 콘택을 형성함으로써 종래와 같은 콘택 오염을 방지하여 콘택 저항을 감소시킬 수 있다. 또한, 셀프얼라인 콘택 홀 내의 0.15∼0.2㎛의 두꺼운 스페이서를 모두 제거하고, 제5 절연막에 의한 0.05㎛의 얇은 스페이서를 형성하여 제2 도전막과의 분리를 실현함으로써, 콘택 사이즈를 증가시킴은 물론 콘택저항을 감소시킨다.As described above, according to the present invention, by forming a butting contact and a self-aligned contact through a single photolithography process, contact contamination may be reduced by preventing contact contamination as in the related art. In addition, the contact size is increased by removing all of the 0.15-0.2 탆 thick spacers in the self-aligned contact hole and forming a thin spacer of 0.05 탆 by the fifth insulating film to realize separation from the second conductive film. Of course, the contact resistance is reduced.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea to which the present invention pertains.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130046339A (en) * | 2011-10-27 | 2013-05-07 | 삼성전자주식회사 | Methods of forming integrated circuit devices using self-aligned contact formation techniques |
Families Citing this family (3)
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|---|---|---|---|---|
| KR100400298B1 (en) * | 1999-06-11 | 2003-10-04 | 주식회사 하이닉스반도체 | A method of manufacturing self align contact of semiconductor device |
| KR100741909B1 (en) * | 2005-12-30 | 2007-07-24 | 동부일렉트로닉스 주식회사 | Method for Forming Gate of Semiconductor Device by Polymer |
| KR20220102229A (en) | 2021-01-13 | 2022-07-20 | 삼성전자주식회사 | Semiconductor memory device and electronic system including the same |
-
1994
- 1994-05-25 KR KR1019940011428A patent/KR0141197B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130046339A (en) * | 2011-10-27 | 2013-05-07 | 삼성전자주식회사 | Methods of forming integrated circuit devices using self-aligned contact formation techniques |
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