KR100232152B1 - Manufacturing method of mesfet - Google Patents
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Abstract
본 발명은 MES FET의 제조방법에 관한 것으로, 본 발명의 제조방법은 반 절연성 GaAs 기판상에 순차적으로 활성층으로 이용되는 n--GaAs층과 소오스 및 드레인의 오믹층으로 이용되는 n+-GaAs층을 형성하는 공정과, n--GaAs층 및 n+-GaAs층을 소자분리를 위해 패터닝된 제 1 감광막을 마스크로 하여 메사형으로 에칭하는 공정과, 패터닝된 제 1 감광막을 포함하는 전 표면에 제 1 절연막을 형성한후 상기 제 1 감광막 및 상기 제 1 감광막 위의 제 1 절연막을 제거하여 메사 가장자리 부근에 절연막을 형성하는 공정과, 제 2 감광막 마스크를 이용 소오스 오믹층과 드레인 오믹층을 패터닝한후 리세스 식각을 행하여 소오스 오믹층과 드레인 오믹층사이의 활성층에 요홈부를 형성한후 상기 요홈부에 게이트를 형성하는 공정과, 상기 게이트를 포함한 전 표면에 제 2 절연막을 형성한후 상기 소오스 오믹층과 드레인 오믹층의 일부가 노출되는 개구부가 형성되도록 패터닝하여 보호층을 형성한후 상기 개구부를 통하여 전기적으로 접속하게 배선층을 패터닝하여 형성하는 공정을 포함함여 이루어지므로, 메사 가장자리에서의 채널두께가 일정하게 되어 소자의 성능 특히, MES FET의 주파수 특성이 향상된다.The present invention relates to a manufacturing method of the MES FET, the manufacturing method of the present invention on the semi-insulating GaAs substrate sequentially n -- GaAs layer used as the active layer and the n + -GaAs layer used as the ohmic layer of the source and drain Forming an n - GaAs layer and an n + -GaAs layer using a patterned first photosensitive film as a mask for etching the device, and etching the mesa into a mesa shape; and a surface of the entire surface including the patterned first photosensitive film. Removing the first photoresist film and the first photoresist film on the first photoresist film after forming a first insulating film to form an insulating film near the mesa edges, and patterning the source ohmic layer and the drain ohmic layer using a second photoresist mask. After the recess is etched to form a recess in the active layer between the source ohmic layer and the drain ohmic layer, forming a gate in the recess and a second surface on the entire surface including the gate. And forming a protective layer by patterning the opening to expose a portion of the source ohmic layer and the drain ohmic layer after the formation of the smoke layer, and then forming a wiring layer to be electrically connected through the opening. Therefore, the channel thickness at the mesa edge becomes constant, thereby improving the performance of the device, particularly the frequency characteristic of the MES FET.
Description
본 발명은 MES FET의 제조방법에 관한 것으로서, 특히 게이트가 형성되는 요홈부(recess)의 깊이를 게이트 폭방향으로 일정하도록 하므로써 MES FET의 주파수 특성을 향상시킨 MES FET의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a MES FET, and more particularly, to a method for manufacturing a MES FET which improves the frequency characteristics of the MES FET by keeping the depth of the recess in which the gate is formed in the gate width direction.
종래의 MES FET의 제조방법에 대하여 설명한다.The manufacturing method of the conventional MES FET is demonstrated.
도 1은 게이트가 형성된 후의 평면 및 A-A'단면과 B-B' 단면을 나타낸 것이고, 도 2a 내지 도 2d는 도시된 각 제조공정에서의 단면을 나타낸 것이다.FIG. 1 shows the plane and A-A 'cross section and B-B' cross section after the gate is formed, and FIGS. 2A-2D show the cross section in each manufacturing process shown.
먼저, 도 2a에 도시된 바와 같이, 반절연성 기판GaAs(10)위에 에피택셜 성장법이나 이온 주입법을 이용하여 활성층으로 이용되는 n--GaAs층(11)과, 소오스 및 드레인의 오믹층으로 이용되는 n+-GaAs층(12)을 순차적으로 형성한다.First, as shown in FIG. 2A, an n -- GaAs layer 11 used as an active layer on the semi-insulating substrate GaAs 10 using epitaxial growth or ion implantation, and an ohmic layer of a source and a drain. The n + -
이어, 도 2b와 같이, 패터닝된 감광막(13)을 마스크로 하여 소자분리를 위해 메사형으로 에칭한다.Subsequently, as shown in FIG. 2B, the patterned
그 다음 도 2c와 같이, 상기 감광막(13)을 제거한후 또 다른 감광막 마스크를 이용하여 소오스 오믹층 및 드레인 오믹층(12)을 패터닝하고 리세스 식각을 행하여 이들 소오스 오믹층과 드레인 오믹층(12) 사이의 활성층(11)에 요홈부(14)를 형성한후 상기 요홈부(14)에 금속제의 게이트(15)를 형성한다.Then, as shown in FIG. 2C, after removing the
그후 도 2d와 같이, 보호막(16) 및 금속제의 배선층(17)을 형성하여 공정을 종료한다.Thereafter, as shown in FIG. 2D, the
상기한 종래의 MES FET의 제조방법에서는 게이트(15)의 형성공정 후의 평면 및 A-A' 및 B-B'의 단면을 도시한 도 1에서 확인된 바와같이 게이트의 폭방향에서 수직인 단면 즉, B-B'방향의 단면은 일반적인 모양을 가지고 있으나 게이트의 폭방향의 단면 즉, A-A'방향의 단면은 메사가 형성된 부근에서 두께가 작게 나타난다.In the conventional method of manufacturing the MES FET, a cross section perpendicular to the width direction of the gate, that is, B, as shown in FIG. 1, which shows a plane after the
이것은 화학적 습식 식각시의 전기 화학적 식각특성에 기인한 것으로 생각된다.This is thought to be due to the electrochemical etching characteristics in the chemical wet etching.
즉, 도 1에서 도시된 바와 같이, n--GaAs층(11)을 게이트 형성을 위해 선택적으로 리세스 식각을 행하면 메사형성 부위에서는 n--GaAs층(11) 및 반절연성 기판(10)이 동시에 식각된다.That is, as shown in FIG. 1, when the n − -
주로 식각막으로 황산이나 염산, 암모니아계를 사용하는 이 화학적 식각에 의해 식각전 표면에는 산화반응에 의해 전자가 발생되고, 이때 n--GaAs층(11)에서는 반절연성 기판(10)에 비해 많은 전자가 생성된다.This chemical etching, which mainly uses sulfuric acid, hydrochloric acid, or ammonia as an etching film, generates electrons on the surface before etching. In this case, the n -- GaAs layer 11 has more electrons than the
이와같이 종래 기술에 따른 MES FET의 제조방법은 n--GaAs층(11)과 접한 기판(10)의 메사 가장자리 부근에서 n--GaAs층(11)의 전자는 기판(10)으로 이동하게 되므로 이 가장자리 부근의 n--GaAs층(11)에서는 전자농도가 상대적으로 줄어들게 되고 이로인해 산화속도가 증가하고 식각속도도 증가하게 된다.As described above, the method of manufacturing the MES FET according to the related art moves electrons of the n − -
그러므로, 도 1의 A-A' 단면도에서와 같이 게이트 폭방향에서 가장자리 부근이 그 이외의 부분보다도 더욱 식각되게 되어 게이트 폭방향으로 채널 두께 즉, 리세스 깊이가 다르게 된다.Therefore, as in the sectional view taken along the line A-A 'of FIG. 1, the edge vicinity in the gate width direction is etched more than other portions, so that the channel thickness, that is, the recess depth, is different in the gate width direction.
이와같은 채널 두께의 변화는 채널에서 폭방향으로 전류분포를 불균일하게 하여 소자의 성능, 특히 주파수 특성을 나쁘게 한다는 문제점이 있었다.Such a change in channel thickness has a problem in that the current distribution in the width direction in the channel is nonuniform, thereby degrading the performance of the device, particularly the frequency characteristic.
따라서, 본 발명은 이와같은 종래 기술상의 문제점을 감안하여 발명한 것으로, 게이트 리세스 식각시에 메사가 가장자리에서 일어나는 전자의 이동을 차단하므로써 게이트 폭방향으로의 리세스 깊이를 일정하게 하여 소자의 성능을 향상시키는 MES FET의 제조방법을 제공하기 위한 것이다.Accordingly, the present invention has been made in view of the above-mentioned problems in the prior art, and the performance of the device is made constant by adjusting the depth of the recess in the gate width direction by blocking the movement of electrons occurring at the edge of the mesa during the gate recess etching. To provide a method for manufacturing the MES FET to improve the.
도 1은 종래 MES FET의 게이트 형성 공정후의 평면도 및 게이트 폭방향과 게이트 폭방향에 수직한 방향에서의 단면도,1 is a plan view after a gate forming process of a conventional MES FET and a cross-sectional view in a direction perpendicular to the gate width direction and the gate width direction;
도 2a 내지 도 2d는 종래의 MES FET의 각 제조공정에서의 게이트폭 방향에 수직한 방향의 단면을 나타낸 단면도,2A to 2D are cross-sectional views showing a cross section in a direction perpendicular to the gate width direction in each manufacturing process of a conventional MES FET;
도 3a 내지 도 3e는 본 발명에 따른 MES FET의 각 제조 공정에서의 게이트 폭 방향의 단면을 나타낸 도면3A to 3E are cross-sectional views of the gate width direction in each manufacturing process of the MES FET according to the present invention.
도 4a 및 도 4b는 본 발명에 따라 제조된 MESFET의 평면도 및 게이트 폭 방향에 수직한 방향(B-B')의 단면을 나타낸 것이다.4A and 4B show a plan view of a MESFET manufactured according to the present invention and a cross section in a direction B-B 'perpendicular to the gate width direction.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10,100 : 기판 11,101 : n-- GaAs 또는 활성층10,100: 11,101 substrate: n - - or GaAs active layer
12,102 : n+- GaAs 또는 오믹층 13,103 : 감광막12,102: n + -GaAs or ohmic layer 13,103: photoresist
14,104 : 요홈부 15,105 : 게이트14,104 grooves 15,105 gate
16,106 : 보호층 17,107 : 배선층16,106: protective layer 17,107: wiring layer
108 : 절연막108: insulating film
이와같은 목적을 달성하기 위한 본 발명의 MES FET의 제조방법은, 반 절연성 GaAs 기판상에 순차적으로 활성층으로 이용되는 n--GaAs층과 소오스 및 드레인의 오믹층으로 이용되는 n+- GaAs층을 형성하는 공정과, 상기 n--GaAs층 및 n+-GaAs층을 소자분리를 위해 패터닝된 제 1 감광막을 마스크로 하여 메사형으로 에칭하는 공정과, 상기 패터닝된 제 1 감광막을 포함하는 전 표면에 제 1 절연막을 형성한후 상기 제 1 감광막 및 상기 제 1 감광막 위의 제 1 절연막을 제거하여 메사 가장자리 부근에 절연막을 형성하는 공정과, 제 2 감광막 마스크를 이용 소오스 오믹층과 드레인 오믹층을 패터닝한후 리세스 식각을 행하여 소오스 오믹층과 드레인 오믹층사이의 활성층에 요홈부를 형성한후 상기 요홈부에 게이트를 형성하는 공정과, 상기 게이트를 포함한 전 표면에 제 2 절연막을 형성한후 상기 소오스 오믹층과 드레인 오믹층의 일부가 노출되는 개구부가 형성되도록 패터닝하여 보호층을 형성한후 상기 개구부를 통하여 전기적으로 접속하게 배선층을 패터닝하여 형성하는 공정을 포함함을 특징으로 하고 있다.The MES FET fabrication method of the present invention for achieving the above object comprises a n -- GaAs layer used as an active layer sequentially on the semi-insulating GaAs substrate and an n + -GaAs layer used as an ohmic layer of the source and drain. the entire surface including the -GaAs layer and an n + -GaAs layer and the step, the patterned first photoresist layer to etch the patterned first photoresist layer for the element isolation by mesa as a mask-forming step, the n to Forming a first insulating film on the first photoresist film and the first photoresist film on the first photoresist film to form an insulating film near the mesa edges, and using the second photoresist mask to form a source ohmic layer and a drain ohmic layer. Forming a recess in the active layer between the source ohmic layer and the drain ohmic layer by patterning the recess after patterning, and forming a gate in the recess, and the entire surface including the gate And forming a protective layer by forming a second insulating film in the patterned portion to form an opening through which the source ohmic layer and a portion of the drain ohmic layer are exposed, and then patterning and forming a wiring layer to be electrically connected through the opening. It is characterized by.
이하, 첨부도면을 참조하여 본 발명의 실시예에 대하여 구체적으로 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 3a 내지 도 3e는 본 발명의 각 제조공정에서 게이트 폭방향에 따른 단면을 나타낸 것으로, 먼저 도 3a와 같이 반절연성 GaAs 기판(100)위에 에피택셜 성장법(또는 이온주입법)으로 활성층으로 이용되는 n--GaAs층(101)과 소오스 및 드레인의 오믹층으로 이용되는 n+-GaAs층(102)을 순차적으로 형성한 후에 패터닝된 감광막(103)을 마스크로 하여 소자분리를 위해 메사형으로 에칭한다.3A to 3E are cross-sectional views along the gate width direction in each manufacturing process of the present invention. First, as shown in FIG. 3A, an epitaxial growth method (or ion implantation method) is used as an active layer on a
이어 도 3b와 같이 감광막(103)을 포함하여 전표면에 스퍼터나 PECVD법을 이용하여 SiNx의 절연막(108)을 증착한다.Next, as shown in FIG. 3B, an
그후, 도 3c와 같이 리프트 오프(LIFT OFF) 방법으로 감광막(103) 위의 절연막(108)과 감광막(103)을 동시에 제거하여 메사 가장자리 부근에만 절연막(108)이 남도록 한다.Thereafter, as shown in FIG. 3C, the
그 다음 도 3d와 같이 패터닝된 감광막 마스크를 이용하여 소오스 및 드레인 오믹층을 형성한 후 리세스 식각을 행하여 이들 소오스 및 드레인 오믹층 사이에 요홈부(104)를 형성한다.Next, the source and drain ohmic layers are formed by using the patterned photoresist mask as shown in FIG. 3D, and then the recess is etched to form the
그후 도 3e와 같이 포토 에칭방법을 이용하여 요홈부(104)내에 게이트(105)를 형성한다.Thereafter, the
이어, 종래와 동일한 방법으로 상기 게이트(105)를 포함하는 전표면에 SiNx막을 형성한후 소오스 및 드레인 오믹층(102)의 일부가 노출되는 개구부를 형성하도록 패터닝하여 보호막(106)을 형성하며, 이어 이 보호막(106)을 포함하는 전 표면에 금속층을 형성한 후 패터닝하여 금속 배선층(107)을 형성하여 공정을 종료한다.(도 4b 참조)Subsequently, after the SiNx film is formed on the entire surface including the
이상과 같이 본 발명의 MES FET의 제조방법에 의하면 리세스 식각을 행하기 이전에 메사 가장자리 부위에 SiNx 등으로 절연막을 형성하기 때문에 리세스 식각시에 메사 가장자리 부근에서의 n--GaAs 활성층(11)으로 부터 기판(10)으로서 전자 이동이 방지되어 메사 가장자리 부근에서의 식각율 증가에 따른 채널 두께가 불균일 하게 되는 현상이 사라지게 되므로 메사 가장자리에서의 채널두께가 일정하게 되어 소자의 성능 특히, MES FET의 주파수 특성이 향상되는 효과가 있다.As described above, according to the manufacturing method of the MES FET of the present invention, since an insulating film is formed on the mesa edge portion by SiNx or the like before the recess etching, the n − -GaAs
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